RU10965U1 - Приемопередатчик дуплексной системы связи - Google Patents

Abstract

Приемопередатчик дуплексной системы связи, содержащий оконечное оборудование данных, устройство защиты от ошибок и устройство преобразования сигналов, первый выход которого подключен к входу прямого канала связи, первый вход - к выходу обратного канала связи, а вторые вход и выход - соответственно к первым информационному входу и информационному выходу устройства защиты от ошибок, отличающийся тем, что в него введены блок ввода-вывода, блок коммутации частот, блок делителей, блок формирования частот, приоритетный блок, блок выбора режимов, блок параллельного ввода-вывода, генератор случайной последовательности, блок памяти, блок сопряжения, микропроцессорный блок, сбрасывающий выход которого подключен к сбрасывающим входам приоритетного блока, блока параллельного ввода-вывода, устройства защиты от ошибок, блока сопряжения и блока ввода-вывода, группа адресных выходов микропроцессорного блока через шину адреса, группа адресных выходов микропроцессорного блока через шину адреса, группа информационных входов-выходов через информационную шину, а группа управляющих входов-выходов через управляющую шину соединены соответственно с группой адресных входов, группой информационных входов-выходов и с группой управляющих входов-выходов блока ввода-вывода, блока делителей частоты, блока параллельного ввода-вывода, приоритетного блока, блока сопряжения, блока памяти, группа входов-выходов оконечного оборудования данных соединена с группой входов-выходов блока ввода-вывода информации, группа дополнительных выходов которого соединена с группой дополнительных входов блока формирования частот, первый и второй

Description

1РИШ-ШедШИК ДШЕКСНОИ СИСТЕМЫ СВЯЗИ

Полезная модель относится к технике связи и может быть использована при разработке дуплексных систем связи с обеспечением защиты их от навязывания ложной информации.

Известна система передачи информации с адресным переспросом I , содержащая на передающей стороне источник информации, накопитель передачи, накопитель адресного запроса, передающее устройство защиты от ошибок, содержащее кодирующее и декодирующее устройства, датчик служебных комбинаций, устройство усправления, а на приемной стороне приемник информации, накопитель приема, накопитель адресов искаженных комбинаций и приемное УЗО, содержащее дешифратор служебных комбинаций, кодирующее и декодирующее устройства В системе обеспечивается передача информации с повышением ее достоверности путем кодирования обнаруживающим ошибки кодом и адресным переспросом комбинаций, в которых обнаружены ошибки.

Указанная система обладает двумя серьезными недостатками:

-в системе обеспечивается только односторонняя передача информации, следовательно, плохо используется канал связи,

-в системе не обеспечивается защита от навязывания противником ложной информации. Противник, зная структуру используемого кода, может создать помеху в виде разрешенной комбинации этого кода, в результате чего приемник информации получит ложное сообщение, которое не передавалось.

Первого недостатка лишены дуплексные системы связи, использующие прямой и обратный каналы связи для передачи информации.

tyliftrt МЛК H04-L 9/00

Наиболее близким к предлагаемому техническому решению и выбранным вследствие этого в качестве прототипа/ является приемо-передатчик дуплексной системы связи 21 , содержащий оконечное оборудование данных (ООД) (источник и приемник сообщений), УЗО и устройство преобразования сигналов (УПС), при этом выход ООД через последовательно соединенные УЗО и УПС подключен ко входу прямого канала связи.

Выход обратного канала связи подключен к второму входу УПС, второй выход которого через второй вход и второй выход УЗО подключен ко входу ООД.

Приемопередатчик обеспечивает двухсторонний обмен информацией с повышением ее достоверности В качестве УЗО может быть выбрано либо дуплексное УЗО с решающей информационной связью, либо два симплексных УЗО (одно для приема, другое для передачи) с использованием кодов исправляющих или обнаруживающих ошибки.

Недостаток прототипа заключается в возможности навязывания противником ложной информации вследствие известности для него структуры передаваемой информации (структуры обнаруживающего ошибки кода).

Для скрытия структуры кода используется засекречивание информации путем включения в состав каналообразующей аппаратуры засекречивания (екремблированияОДри этом структура кода становится неизвестной противнику, вследствие чего уменьшается вероятность навязывания ложной информации. В дальнейшем предполагается, что передача информации осуществляется по засекреченному каналу связи.

Однако, даже и в этих условиях вероятность навязывания ложной информации остается достаточно высокой. В самом деле, противник может априорно знать структуру используемого кода, момент передачи сообщения, а в ряде случаев и само сообщение или может спровоцировать передачу известного сообщения в заданный момент времени, что позволяет ему, например, исказить соответствующим образом проверочные и некоторые информационные символы кодовой комбинации и создать необнаруживаемую кодом ошибку. Даже не зная начала кодовой комбинации противник может случайно навязать ложную комбинацию, с каждой попыткой сдвигая момент воздействия помехи на один такт.

Задача предлагаемого технического решения заключается в уменьшении вероятности навязывания противником ложной информации.

Технический результат, достигаемый в предлагаемом техническом решении, заключается в обеспечении случайного кодирования информации на ключах, автоматически вырабатываемых на обеих сторонах системы связи, из случайного шума и неизвестных поэтому никому.

Такое кодирование, жаже при повторной передаче одной и той же информации,позволяет получить разные случайные тексты, что делает невозможным навязывание ложной информации.

Сущность предлагаемого технического решения заключается в том, что каждый блок информации передачке через канал связи сопровождается имитозащитнйй вставкой, формируемой из информации и так называемого блочного ключа, формируемого в свою очередь из случайной последовательности (СП).

На приемной стороне из принимаемой информации и блочного ключа также формируется имитоэащитная вставка и сравнивается с имитоэащитной вставкой, принимаемой из канала связи. При

искажении информации (преднамеренном или непреднамеренном) сравниваемые имитозащитные вставки Hejcoвпадают и искаженная информация бракуется, а номер искаженного блока передается абоненту-отправителю для организации повторной передачи этого блока.

Необходимым условием правильной работы устройства является идентичность блочных ключей на передающей и приемной сторонах.

Это условие выполняется благодаря тому, что блочный ключ на обеих сторонах вырабатывается из одних и тех же исходных данных, формируемых по определенному закону из случайных последовательностей KI и К2, при этом, KI вырабатывается на одной стороне, а К2 - на другой. Обе стороны обмениваются указанными СП, формируют одни и те же исходные данные и вырабатывают идентичные блоковые ключи. С учетом того, что исходные данные формируются автоматически из случайной последовательности, и передаются по засекреченному каналу связи, то они никому неизвестны, вследствие чего невозможно необнаруживаемое искажение информации даже при известном тексте.

На фиг.1 представлена функциональная схема предлагаемого устройства.

на фиг.2 - функциональная схема блока ввода-вывода 2 (пример),

на фиг.З- функциональная схема устройства преобразования сигналов 5 (пример),

на фиг.4 - функциональная схема блока формирования частот 6 (пример),

на фиг.5 - функциональная схема блока коммутации частот 7 (пример),

на фиг.7 - функциональная схема блока делителей частоты 9 (пример)

на фиг.8 - функциональная схема блока выбора режимов II (пример),

на фиг.У - блок схема обобщенного алгоритма формирования имитозащитной вставки,

на фиг.Ю - блок-схема алгоритма вычисления остатка,

на фиг.II - временная диаграмма процесса передачи исходных данных,

на фиг.12 - блок схема алгоритма умножения вектора на элемент

на - ,блок схема алгоритма формирования имитозащитной вставки,

на фиг.14 - блок схема алгоритма умножения векторов,

на фиг.15 - структура передаваемого сообщения с имитовставкой (пример)

Предлагаемое устройство (фиг.1) содержит следующие блоки:

1- оконечное оборудование данных (ООД),

2- блок ввода-вывода информации,

3- прямой канал связи,

4- обратный канал связи,

5- устройство преобразования сигналов (УИС),

6- блок формирования чяотот,

7 блок коммутации частот,

8- устройство защиты от ошибок (У30),

9- блок делителей частоты,

10 блок сопряжения с У30,

11- генератор случайной последовательности,

14- блок параллельного ввода-вывода,

15- блок памяти,

16- приоритетный бло

17,18,1У - шины адресная, информационней управления.

Устройство имеет следующие связи,ООД1 группой входоввыходов соединено в группой выходов-входов блока ввода-вывода 2 информации, группа дополнительных выходов которого соединена с группой дополнительных входов блока формирования частот б, первый и второй тактовые выходы которого соединены соответственно с первым и вторым тактовыми входами ООД1, а первый и второй тактовые входа соединены соответственно с первым и вторым тактовыми входами блока ввода-вывода 2 и подключены соответственно к первому и второму выходам блока коммутации частот 7.

Первый и второй входы блоха коммутации частот 7 соединены соответственно о первым и вторым тактовыми входами УУ08 и подключены соответственно к первому и второму тактовому входам УПС5, первый выход которого подключен к входу прямого канала связи 3, первый вход - к выходу обратного канала связи 4, а вторые выход и вход соответственно к первым информационным &ходу и выходу У308

Третий выход блока коммутации частот 7 подключен к третьему тактовому входу устройства защиты от ошибок 3, и первому тактовому входу блока сопряжения 10, а четвертый выход к четвертому тактовому входу устройства защиты от ощибок 8 и ко -второму входу блока сопряжения 10.

Первый и второй дополнительные выходы, первый и второй дополнительные входы блока сопряжения 10 соединены соответственно с первым и вторым дополнительными входами, первым и вторым дополнительными выходами устройства защиты от ошибок 8,

(даннб/х;

первая группа выходов - с первой группой входов приоритетного блока 16, а третий тактовый вход - объединен с пятым тактовым входом устройства защиты от ошибок 8 н подключен к первому выходу блока делителей частоты 9.

Второй йыход блока делителей частоты 9 соединен с тактовым входом устройства преобразования сигналов 5, третий - с третьими входами блока коммутации частоты 7 и блока .-звода-ныьода 2, четвертый и ПЯЕЫЙ - соответственно с педвдо и вторкм входами приоритетного блока 16, третий и четвертый входы которого подключены соответственно к первому и второму выходам блока вводавывода 2, а пятый вход - к дополнительному выходу блока выбора режимов 13.

Группа выходов блока выбора режимов 13 соединена с группой входов, а группа входов - с группой выходов блока параллельного ввода-вывода 14, дополнительный выход которого подключен к дополнительному входу блока коммутации частот 7, дополнительный вход - к выходу генератора случайных последовательностей П, вход которого соединен е четвертым выходом блока деаштелей частоты 9.

Сбрасывающий выход микропроцессорного блока 1Ј подключен к сбрасывающим входам приоритетного блока 16, блока параллельного ввода - вывода 14, устройства защиты от оадабок 8, блока сопряжения 10 и блока ввода-вывода 2.

Группа адресных выходов микропроцессорного блока 12 через гоину адреса 17, группа информационных входов-выходов - через информационную 18 шину, а группа управляющих входов-выходов через управляющую 19 шину соединены соответственно с группой адресных входов, группой информационных выходов-входов и с группой управляющих выходов-входов блока ввода-вывода 2, блока делителей частоты 9, блока параллельного ввода-вывода 14, приоритетного блока 16, блек сопряжения 10, блока памяти 15.

В качестве ООД1 может быть использована, например, ПЭВМ типа I&M PC AT/XT , работающая по стыку R$-Z51C (отечественный аналог - стык С2) б стр.66, 140 , а также факсимильной аппарат , например, типа (ОК 1-38 Н) . Для синхронных факсимильных- аппаратов на входа I и 2 ООД должна поступать соответствующим образом (с пропусками тактов т время остановки) сформированная частота.

Номенклатура и параметры остальных цепей синхронного факсимильного апшдара аналогичны номенклатуре и параметрам цепей по стыку R$-23ZC

На фиг.И приведен пример реализации функциональной схемы блока ввода-вывода 2, содержащей 2 канала: один-для подключения ПЭВМ, второй - для подключения факсимильного аппарата. Первый канал содержит входное устройство 21, приемопередатчик 22, дешифратор 23, инвертор 24, второй - содержит вт-орое входное устройство Ј5$ второй приемопередатчик 26, второй Ј7 дешифратор, элемент Ш 2©. Перте группы входов-выходов входных устройств 21 и 26 являются группой входов-выходов блока ввода-вывода 2, вторые группы входов-выходов входных устройств zl и 25 подключены к группе входов-выходов соответственно первого 22 и второго 26 приемопередатчиков,управляющие к информационные входывшшды первого 22 щ иемо-пвред гчика объедкнешд соответственно с управляющими и информагронннми входами-вш:ода и второго 26 приемопередатчика и янляюфся соответственно утфавляшдеми и информационными входами-выходами блока ввода выводд.

Сбрасывающий вход - блока ввода-внво.ш по.йк.пючан к сбрасывающим входам первого 22 и второго 26 прй аюп редатчиков, первый и второй вход - к первому и г©90му входам второго 26 приемопередатчика, третий вход к первому входу первого 22 приемопередатчика непосредственно и кнвертогг 24 ко

второму входу его, первый выход - к первому выходу первого

22приемопередатчика.

Первый, второй, третий и четвертый выходы второго 26 приемопередатчика образуют группу дополнительных выходов блока ввода-вывода. Кроме того третий и четвертый выходы упомянутого приемопередатчика через элемент ИЛИ 28 подключении второму выходу блока ввода-вывода, ад&веный вход которого перрз первый

23и второй 27 дешифраторы подключен к адресному входу соответственно первого 22 и второго 26 приемопередатчика.

Входные устройства 21 и 25 предназначены для согласования по уровню сигналов, выдаваемых ООД (12 в) и сигналов используемой элементной базы, например 5 в для микропроцессорного комплекта КЙ80.

Входные устройства могуч быть реализованы,например, на ИйС серий 16У #12, 169 УШИ.

Приемопередатчики 22 и 26 предназначены для организации двунаправленного обмена данными в последовательном коде между микро-ЭВМ и ООД в синхронном и аеинфронном режимах. К качестве приемопередатчиков 22 и 26 могут быть использованк универсальные синхронно-асинхдоюше программируемые приемопередатчики КР 560 ВВ 51, функционирующие по известному для этой микросхемы алгоритму 5, стр...

Даюи аторы 23 и 27 предназначены .для выделения из адресной информации, поступающей на его входы адреса пегвого 22 или второго 25 приемопередатчика и могут быть реализованы на базе №С 1533 Щ7 , et|u5lL

Бяок ввода-вывода информации работает следующим образом. Режимы работы приемопередатчиков, скорость, направление передачи, количество разрядов в передаваемых даиных,тип проверки

При поступлении на информационные входы блока ввода-вывода сигнала Блокировка приемника и Блокировка передатчика приемопередатчик 26 транслирует эти сигналы на первый и второй дополнительные входи для органиаации управления работой асинхронного факсимильного аппарата, а приемопередатчик 22 снимает сигнал Готов к передаче1 б, стр.66, 140 в сторону ШВМ; прекращая поступление с нее информации.

На фиг.З приведен пример функциональной схемы УШ 5.

УПС содержит модулятор 51 демодулятор 52, блок автоматической подстройки тактовой частоты (АПГЧ) 53, делитель 54.

Первый вход УШ подключен к первому входу АШН 53 и через демодулятор 52 к своему второму выходу.

Второй вход УШ через модулятор 51 подключен к своему первому выходу.

Первый выход блока АПГЧ S3 подключен к первому тактовому выходу УПС, второй - ко второму входу демодулятора 52 и ко второму тактовому выходу УШ, тактовый вход которого подключен и второму входу блока АПГЧ 53 и к входу делителя 54, первый выход которого соединен с третьим входом блока А17ГЧ 53, а второй - со вторым входом модулятора 51.

В качестве модуляторов и демодуляторов могут быть использованы, например, биимпульеные модемы, примеры реализации которых приведены в 2, стр.227-236J . Передаваемая информация в модуляторе 51 преобразуется по соответствующему зацонУ и поступает на первый выход УШ. Для биимпульсного модулятора нешбходима удвоенная тактовая частота передачи, которая вырабатывается делителем 54 из опорной частоты Роп и поступает на тактовый вход УШ Удвоенная тактовая частота выдается по первому, а тактовая частота по второму выходу делителя 34.

Принимаемая информация о первого входа У11С поступает в демодулятор 52 и блок АПТЧ 53, где происходит подстройка тактовой частоты под фронты принимаемого сигнала.

Подстроенная тактовая частота поступает на второй тактовый выход УПС и в демодулятор 52, где происходит демодуляция принимаемого сигнала который о выхода демодулятора поступает на второй выход УПС.

Неподстроенная тактовая частота во второго выхода блока АПТЧ 53 поступает на первый тактовый выход УПС. Пример реализации блока АЛТЧ приведен в 2, стр.258

На фиг.4 приведен пример функциональной схемы блока формирования частот 6, который предназначен для управления тактовыми частотами, необходимыми для работы ООД.

Блок формирования частот содержит два идентичных канала, каждый из которых содержит последовательно соединенные триггер и элемент И, один канал предназначен для управления тактовой частотой передачи, второй - тактовой частотой приема.

Тактовая частота передачи поступает на первый вход блока формирования частот, а приема - на второй вход, являющиеся первыми входами соответственно первого 62 и второго 64 элемента И.

Входы Д и С триггеров 61 и 63 образуют группу дополнительных входов блоха формирования частот. На входы Д триггеров 61 и 63 поступают соответственно сигналы Блокировка передатчика1 и Блокировка приемника1, которые запоминаются на триггерах до поступления сигналов Готовность передатчика и Готовность приемника, поступающих на входы С триггеров 61 и 63, после чего на инверсных выходах триггеров появляется сигнал О и закрываются элементы И 62 и 64, прекращая выдачу о тактовой частоты на первый и второй выходы блока 6. Таким образом, на время действия сигналов Блокировка передачи и Блокировка приема, привязанных к фронтам сигналов ГДД и ГЛР, тактовые частоты на выход блока б,следовательно,и на вход ООД выдаваться не будут. При снятии сигналов на входах Д триггеров 61 и ЬЗ прохождение тактовых частот на выход блока формирования частот 6 восстанавливается. На фиг,5 представлен пример реализации функциональной схемы блока коммутации частот 7. Блок коммутации частот содержит инвертор 71, коммутатор 72 и делитель 73. Перши и второй входы делителя 73 подключены к первым и вторым входам, первый и второй выходы коммутатора 72 к первому и второму выходам, первый и второй выходы делителя - к третьему и четвертому выходам блока коммутации частот, третий вход которого подключен непосредственно к первому входу и через инвертор 71 ко второму входу коммутатора 72, третий и четвертый входы которого подключены соответственно к первому и второму выходам делителя 73. Управляющий вход коммутатора 72 подключен к дополнительному входу блока коммутации частот 7. При поступлении сигнала на дополнительный вход, что евидетелствует об использовании в ООД синхронного факсимильного аппарата,на выход коммутатора 72 поступают «актовые частоты, формируемые делителем 73 На вход делителя 73 поступают тактовые частоты передачи и приема информации в канал (из канала) связи. В связи с кодированием информации корректирующим шибки кодом с избыточностью равной 1 «П/к где к- число информационных, а в-общее тело символов в кодовой комбинации, и

частота поступления информации в УЗО должна быть в г раз меньше. Это понижение частоты обеспечивает делитель 73. При отсутствии на управляющем входе коммутатора 72

сигнала, на его выход коммутируется частота, поступающая на третий вход коммутатора и та же частота, но сдвинутая по фазе

на 180° инвертором 71.

На фиг.б представлен пример реализации функциональной схемы УЗО 3 и блоха сопряжения 10.

УЗО содержит первый 31 и второй 82 буферные регистры кодер 83, переключатель 84, декодер 35, распределитель передачи 86, счетчик длины синхропосылки 87, дешифратор команды синхронизацию 88, датчик синхропооылки ЗУ, кодер команды ЕСТЬ синхронизация 8X0, приемник синхропосылки 811, распределитель приема 812, триггер 812, элемент И 814, элемент ИЛИ 815.

Входы первого 81 буферного регистра, дешифратора 83 и выходы второго 82 буферного регистра и шифратора 810 являются соответственно первмм и вторым входами и первым вторым выходами УЗО. По этим цепям происходит обмен информационными и служебными сигналами между УЗО 8 и блоком сопряжения 10.

Тактовые входы кодера 83, распределителя передачи 86, датчика синхропосылки 89 и счетчика длины синхропооылки 87 объединены и являются первым тактовым входом УЭО. По этому входу в УЗО поступает тактовая частота передачи информации в какал связи Fnp/i,.

Тактовые входы декодера 85, распределителя приема 812 и приемника синхропооылки 811 объединены и являются вторым тактовым входом УЗО. До этому входу в УЗО поступает тактовая частота приема ЬПРНинформации из канала связи.

поступает высокая частота F&. Первый вход триггера 813 является сбрасывающим входом У30. На этот вход поступает сбрасывающий сигнал при включении питания, который устанавливает триггер 313 в состояние X.

Тактовые входы буферных регистров 81 и 82 являются соответственно четвертым я третьим тактовым входамиУЭО. По этим тактовым входам поступает тактовые частоты РПРА/Ъ и РПРМ/Ъ обмена информацией с блока сопряжения 10.

Блок сопряжения 10 содержит дешифраторы 101 и 102, и приемопередатчики 103 и 104,инвертор. 105;аналогичные соответствующим узлам блока ввода-вывода 2. Первый 103 приемопередатчик предназначен для обмена информационными сигналами, а второй 104 приемопередатчик предназначен для обмена служебными сигналами cV30 8.

Входы дешифраторов 101 и 102 являются адресными, первый и второй входы приемопередатчиков 103 и 104 являются соответственно информационными и управляющими входами блока сопряжения.

По этим входам от микропроцессорного блока поступают соответственно адреса, информационные и управляющие сигналы.

Сбрасывающие входы приемопередатчиков 103 и 104 подключены к сбрасывающему входу блока сопряжения. На этот вход поступает сигнал начальной установки.

Первый и второй тактовые входы приемопередатчика 103 являются первым и вторим тактовыми входами блока сопряжения. Ife «тому входу поступают тактовые частоты fflptf/t и Глрд/Ј обмена информацией между УЭО и блоком сопряжения.

Первый тактовый вход приемопередатчика 104 непосредственно, а второй через инвертор 105 подключен к третьему тактовому входу блока сопряжения. На этот вход поступает высокая тактовая частота f gобмена служебной информацией между УЗО и блоком сопряжения.

Первые выходи приемопередатчиков 103 и 104 являются соответственно первым и вторым дополнительными выходами блока сопряжения 10. По этим выходам в УЗО выдаются соответственно информация и служебные команды. Первые входы приемопередатчиков 103 и 104 является соответственно первым и вторым дополнительными входами блока сопряжения. По этим входам из УЗО поступают соответственно информация и служебные команды.

УЗО 8 и блок сопряжения 10 работают следующим образом. Перед началом передачи информации в дешифратор 102 по шине адреса 17 записывается адрес приемопередатчика 104, а по информационной шине 18 и управляющей вине 19 соответственно команда Дать синхронизацию и сигналы управления. Под действием тактовой частоты Рб эта команда поступает в дешифратор 68. Дешифратор выделяет ее, устанавливает триггер 313 в состояние О и через элемент ИЛ/1 315 фазирует распределитель передачи В, запускает счетчик длины синхропосылки 87 и датчик синхропосылки 39. Счетчик длины сишфопоеклки 87 на время передачи ее в канал связи устанавливает переключатель 34 в состояние, яри котором на выход УЗО подключается датчик еинхропоеыяхя 39. ив приемной стороне информация, поступающая на вход УЗО, поступает в приемник синхропосылки 811. Последний выделяет винхропоеылку фазирует распределитель приема 812, выдает вигкал в шифратор 810, который выдает код команды Зсть синхронизация, поступающий на второй дополнительный выход УЗО.

Сигнал е выхода приемника синхропосылки 811 через элемент Ш14, открытый единичный сигналом с выхода триггера 813, элемент НЕЙ 315 совершает те же действия, что и на передающей стороне, ори этом по обратному каналу связи также н передается оинхрошеылка, которая поступает в приемник синхропосылки 311, выделяется им,при этом также формируется код команды Веть синхронизация о чем говорилось выше. Прием этой команды свидетельствует о конце синхронизации и возможности передачи информации. При необходимости передачи информации по адресной шине выставляется адрес дешифратора 101, сигнал с выхода которого поступает в приемопередатчик 103, подключая его к информационной 18 и управляющей 19 шинам. Передаваемая информация по информационной 18 шине и сигналы управления по управляющей 19 шине поступают в приемопередатчик IC3, из которого она в сопровождении тактовой частоты f ПРА /&- поступает на первый дополнительный вход УЗО и далее в буферный регистр 31, откуда она сосчитывается цикловой частотой, выдаваемой распределителем передачи 86 в кодер 83, где кодируется и через переключатель 34 поступает на информационный выход УЗО и далее через УПС в канал связи. Принимаемая информация поступает на информационный вход УЗО и с него в декодер 85, где декодируется, сосчитывается цикловой частотой, выдаваемой распределителем приема 312 в буферный регистр 82 и в его выхода - на первый дополнительный выход УЗО и на первый дополнительный вход блока сопряжеия 10 и записываете в приемопередатчик 103 под действием тактовой частоты Рлрм/t откуда она забирается микропроцессорным блоком.

йа фиг.7 приведен пример реализации блока делителей частоты У, предназначенного для формирования частот и временных интервалов необходимых при приеме и передаче информации.

Блок делителей частоты содержит задающий генератор Э1,доктвн 92, программируемый таймер 93, дешифратор 94. Программируемый таймер содержит два канала счета, первый 931 - предназначен для формирования опорной частоты Ропдля работы УПС 5,

второй 932- предназначен для формирования интервалов времени, необходимых при приеме и передаче информации.

Входы дешифратора 94 является адресными 17 управляющие и информационные входа программируемого таймера 93 являются соответственно управляющим 19 и информационными 13 входами блока делителей частоты.

Первый выход делителя 92 подключен к первому выходу, второй выход - к третьему выходу, а третий выход - к четвертому выходу блока делителей частоты. Выход первого 931 канала счета является первый выходом программируемого таймера 93 и подключен к второму выходу блока делителей. По этому выходу выдается опорная частота в УПС 5 «

Выход второго 932 канала счета является вторым выходом программируемого таймера 93 и подключен к пятому выходу блока делителей. Поэтому выходу выдается запрос на прерывание в приоритетный блок 16, По первому выходу блока делителей частоты выдается тактовая частота для работы УЗС и блока сопряжения, по третьему выходу - тактовая частота для работы блока вводавывода 2,по четвертому - тактовая частота для работы генератора случайной последовательности II.

Частота, выдаваемая задающим генератором 9lfпоступает на делитель 92, который видает на первый, третий и пятый выходы упомянутые выше wt ото. fyoMe того частота с выхода задающего

генератора 91 постувае в первый канал счета 931, который вырабатывает опорную широту Fon .в зависимости от скорости работы в кацале свяяи номинал частоты Роп различен, поэтому коэффициент «eta первого 931 канала задается программно. Второй 932 канал счета из опорной частоты формирует временные интервалы, необходимые при приеме и передаче информации, которые как запрос прерывания поступают на пятый выход блока делителей частоты 9 и далее в приоритетный блок.

Программируемый таймер может быть реализован, например, на микросхеме КР 500 ВШЗ, функционирующей по известному для этой микросхемы алгоритму 5, . 206-21 б).

Генератор случайной последовательности II предназначен для выработки случайной поиледовательности О и 1 и может быть реализован, например, по схеме, приведенной в 4, стр.35

Выдача символов случайной последовательности привязывается к тактовой частоте, поступающей на вход генератора II с пятого выхода блоха делителей 9.

Дри низких требованиях к качеству СП генератор II может быть выполнен на двоичном регистре сдвига о обратной связью с записью исходного состояния сигналом Сброс, формируемым при включении питания.

Функциональная схема микропроцессорного блока приведена в д, стр.26, рио.1.12. Он содержит схему начальной установки, задающий гемвдеед KI8IO П84, микропроцессор K18IO ВМ86 и схему формирования магяетралей, построенную на ШС КР 580 ИР23

В в приведены организация цикла работы микропроцессорного блока, магистралей (адресная, управления и данных, подключения внешних устройств.

На фиг. 8 представлена функциошльиая схема блока выбора режимов 13, предназначенного для выбора режимов работы, скорости передачи в канал связи, типа оконечного оборудования.

Блока выбора режимов содержит блок коммутационных элементов 131 (кнопки), элемент ИЛИ 132, узел защиты от дребезга 133,узел индикации 134. Ущел защиты от дребезга содержит интегрирующую RC цепочку и триггер ИЫидта 135, на выходе которого формируется импульс с крутыми фронтами при нажатии одной из кнопок блока коммутации 131. Выход триггера Шмидта 135 является выходом блока выбора режимов. Выходы кнопок узла коммутации 131 образую группу выходов, а входы узла индикации - группу входов блока выбора режимов. Режимы работы устройства задаются путем нажатия соответствующих кнопок узла коммутации, сигнал, появляющийся на выходе триггера 135 .вляетея запросом на прерывание, а комбинация, появляющаяся на выходах группы выходов, характеризует выбранный режим, скорость работы или тип оборудованиг.

Как будет сказано ниже, при описании работы устройства в целом, микропроцессорный блок,анализируя эту комбинация);, программирует устройство на выбранный режим и по группе входов блока выбора режимов выдает соответствующие сигналы в блок индикации, отображая с помощью индикаторов (лампочек) выбранный режим.

.Блок параллельного ввода-вывода 14 информации предназначен для организации параллельного ввода-вывода информации в микропроцессорный блок и может быть выполнен на микросхеме КР 580БВ55, алгоритм работы и схем подключения которой приведены в 5, стрЛ80-186 .

устройство (ОЗУ) тага е дешифратором адресов. ПЗУ предназначено для постоянного хранения программы работы микропроцессорного блока и в целом. ПЗУ моде бкть реализовано на микросхемах 573 Pi8 в, етр.229. ОЗУ предназначено для оперативного хранения информации и может быть реализовано на микросхемах 537 РУ16 8, етр.80|.

Приоритетный блок предназначен для обслуживания запросов, выставляемых узлами устройства, в порядке присвоенных им приоритетов и может бнтъ реализован на микросхеме КР 580ВН59, алгоритм работы которого и схемы подключения приведены в 5, стр.188-195)

Устройство функционирует следящим образом. При включении питания блоком начальной установки врабатывается одиночный сигнал который поступает в микропроцессорный блок 12 на задаю1 ий генератор его где привязываете к тактовой частоте 7 стр.280). Это импульс поступав да сбрасывающие входк микропроцессора КР 1810 ВМ86 и с выхода микропроцессорного блока - на сбрас мваючие входы блока ВВОДЙ-ВЫРО, 2,УЗ() 8, блока сопряжения 10 блока параллельного ввода-внвона, приоритетного блока, устанавливая их в исходное состояние. По предварительной договоренности в помощью элеадеигов коммутации блока выбора режимов II одна сторона устанавливается в реяим Передача другая - в режим Прием. Этими же элементами коммутации

выбирается тип оконечного оборудования (факсимильный аппарат, ПЭОД), тип факсимильного аппарата V аеинхронний), Комбинация,

соответствующая выбранным режимам, поступает по группе выходов в блок параллельного ввода-вывода 14. Одновременно о этим по дополнительному выходу блох выбора режимов 13 выдает на пятый вход приоритетного блок 16 запрос прерывания.

/СИНХРОНИИ н,

11рйоритетный блок определяет приоритетный уровень сигнала и выдает сигнал аапуо&а на прерывание в микропроцессорный блок, ;микропроцеееорный блок подвверждает получение запроса на прерывание, в ответ на который приоритетный блок выдаст по шине данных вектор дрерываний. микропроцессорный блок анализирует вектор прерываний к переключается на подпрограмму обслуживания узла, выставившего запрос прерывания, например узла вывода 14. Анализируя комбинацию, характеризующую выбранный режим, микропроцессорный блок осуществляет программирование связанных с выбранным режимом блоков, а также через блок параллельного ввода-вывода 12 выдает сигналы в узел индикации блока выбора режимов II, отображая выбранный режим. ПОСЛЕ; этого микропроцессорный блок выдает в блок сопряжения 10 сигнал дать синхронизацию, в результате чего осуществляется синхронизации приемного и передающего УЗО, после завершения которой УЗОЗ выдает в блок сопряжения 10 сигнал деть синхронизация. После приема зтого сигнала микропроцессорный блок реализует передачи исходных данных для формирования сеансевш: ключей имитозащнты и на их оенове имитозащитных вставок в передаваемую информацию, обеспечивающих защиту от навязывания ложной информации.

Ш фиг.и представлен обобщенный алгоритм формирования иодтозащитных вставок, включающий следующие этапы:

1.Формирование генератором Ш случайной последовательности

2.Проверка качества случайной последовательности

3. образование случайной последовательности с целью улучшения вероятностных характеристик.

X Формирование на основе исходных данных сеансового ключа

6.Формирование ца основе сеансного кляча блючног-о ключа

7.Формирование на основе блочного ключа информации имитоэащитншг вставок

8.Передача в канал связи сообщения и лмитояащитко# вставки.

Контроль качества случайной последовательности может осуществляться, например, по следующему алгоритму:

Т.. Отсчет случайной последовательности, например L-I024 бит.

И. Деление СП на 4-х битовне комбинации (без пс-рекрытия)

3.Попечет значений По Г) количества 4-х битовнх послеповательностеЙ, рввннх: 09 I...I5

4.Определение числа

Хс i/(no-l6jIt(rm-J6f-f.M- -frJ/r/6lA

5.Проверка выполнения условия

где Д) - чвело, определяемое вероятностью ошибки первого JL и р второго рода.

Например, для (вероятность того, что

ошибочна гипотеза Hot |АЦбМ и (вероятность того, что справедлива гипотеза , где

Д - величина отклонения вероятности 0 и I от 0,5 в случайной после до ватллыювти, J) «110

Если условие (I) вийблняется, то последовательность, выдаваемая генератором -, вчитается качественной, в противном случае генератор « очитавтсяг неисправнь м.

Улучшение качества случайной последовательности происходит путем разбиения ее на 32-х битные блоки и преобразования 32-х битного блока

Л (00, Я, Ям)

в 16-ти битный

в«&,Л, ..-М

путем инверсии вектора А, если $я г и вычисления остатка от деления многочлена блока А на фиксированный многочлен например t

,

ю есть Д Л; если Оя- ,

6 X md(.xVxJ«+fJ.

Указанная операция позволяет получить случайную последовательность независимых знаков о вероятностью 0 и I, близкой к 0,5 используемую в качестве исходных данных для Лолмирования сеансового ключа.

На фиг.1C представлена блох схема алгоритма вычисления остатка, содержащая следующие операторы:

1.Ввод 32-х битного блока А,

2.flpnсвое ние шреявнной k значения, равного 0.

3.Проверка условия

Ifen внполнеиии условия овущветвляется переход к оператору 4, при невнполнении-к оператору 10.

4.Проверка уеловия

K.I5 .

При выполнения уеловия осуществляется переход к оператору 9, при невыполнении к оператору 5.

041 Г0.

5.Увеличение переменной К на единицу,

6.Сдвиг вектора А на I в сторону старших разрядов,

. Проверка условия: старший разряд вектора А равен I Дри выполнении условия осуществляется переход к оператору 8, при невыполнении - оператору 4.

8.Сложение вектора А е постоянным вектором N t старшее слово которого состоит из коэффициентов многочлена Ffx),

N- 0010 OJOIOOOI IOII 0000 0000 0000 0000 (слева расположенм старшие разряда).

9.Выделение етариего слова вектора А и выдача его как результата, которым является некоими остаток.

10.Инверсия вектора А, переход к оператору 4.

По окончании формирования исходных данных микропроцессорный блок организует передачу их на противоположную станцию Передачу начинает станция-инициатор связи, что зафиксировано в блоке выбора режимов 13 путем нажатия соответствующих кнопок.

На фиг.11 представлена временная диаграмма процесса передачи исходных данных. Вначале инициатором связи передается фазирующая последовательность (ФЩ, например, рекуррентная, которая формируется по программе, хранящейся в ПЗУ блока памяти 15. После нее передаются исходные данные К1, например,

КЕ-а(Н бита.

Перед передачей в канал связи фазирующая последовательность и исходные данные KI кодируются корректирующим ошибки кодом. На приемной стороне противоположной станции ошибки исправляются и при выделении фазирующей последовательности, что происходит по программе, записанной в ПЗУ блока памяти, в сторону инициатора связи также выдается фазирующая

последовательность и исходные данные бита

Принятые исходные данные КЕ такт записываются в ОЗУ.

блока памяти 15. Таким образом в ОЗУ каждой станции будут

записаны одинаковые исходные данные KI и К2.

По этим исходным данным на обеих станциях происходит

формирование сеансового ключа (втап 5 на фиг.10).

Для образования сеансового ключа на каждой станции

последовательности KI и К2 разбиваются да 1б-ти битные отрезки

,M-i,...M,e,

KJUKfco,,...K2ia

сеансовый ключ КвК(О), К(1)... К(18) образуется как

),...м,8+№ю)

где + операция сложения целых чисел по модулю Ј ,

и используется для формирования блочных ключей по следующему соотношение:

K(L)-Kfc-/9j JUK(t-l), ,

где - элемент конечного доля У F (1- /, порожденного непрИБОдшлым многочяеном

Ф(Х) - кодень многочлена Ф(К}

- - операция умножения по модулю многочлена Ф(Х) .

Ik (|мгЛ2 представлена блок-схема алгоритма умножения вектора А на элемент , Алгоритм содержит следующие операторы:

1. Ввод исходных ДАННЫХ: шестнаядатираэсядных

вектороЕ

Л {ao,Qjj ,

Ф($0 ) i ) ) (HOI OJCG 0000 iOu)) (слева расположены младшие разряды).

Вектор Ш является вектором коэффициентов многочлена ф(х) корнем которого является элемент L,

2.Сдвиг вектора А на один разряд в сторону младших разрядов.

3.Проверка условия: младший разряд вектора А равен I При выполнении условия осуществляется переход к оператору 4, при невыполнении - к оператору 5.

4.Сложение векторов АиФ.

5.Выдача результата

Приведенный алгоритм удобен для программной реализации. Пример аппаратной реализации операции умножения четырех разрядного вектора на элемент L о образующим многочленом поля

приведен в ГО стр.9б

Для формирования имитозащитной вставки (этап 7 фиг.10) сообщение, длиной, например, S-IOOQ бит разбивается на олова кратные длине блочного ключа, например, KEU40 бит.Число таких слов N8-25. В каждом рабочем цикле производится формирование блочного ключа и имитозащитной вставки XX длиной 40 бит для одного блока информации, йттоэащитная вставка XX вычисляется как значение многочлена с коэффициентами Јн ; в точке КК по модулю многочлена СЈх) степени 40 с вектором коэффициентов

I OOIOIIII IIIIOOOI IOIOIOIO IIIIOIIO IOOIOIOI (слева приведены коэффициенты при старших степенях). Многочлен вычисляется в поде Ч F (2. ).

На фиг.13 представлена блок-схема алгоритма формирования имитозащитной вставки для приведенных выше данных, имеющая следующие операторы:

1.Ввод исходных данных:

1.1.NB-25 40-разрядных информационных слов

Ј(М , ,/

1.2.40-разрядный блочный ключ КК

2.Присвоение переменной XX (текущее значение имитозащитной вставки) значения, равного 0.

3.Присвоение переменной /С значения, равного 0.

4.Увеличение значения переменной k на единицу

5.Двоичное вложение векторов текущего значения имитозащитной вставки и текущего значения информационного слова.

6.Умножение по модулю многочлена С (X ) векторов текущего значения имитозащитной вставки и блочного ключа КК

7.Цроверка условия . Цри невыполнении условия переход к оператору 4, при выполнении - к оператору 8.

8.Выдача значения имитозащитной вставки.

Шок-схема алгоритма умножения векторов /J (Оо 10/ r,, Qitffi 6 - (Ьо ,1)41 650) по модулю многочлена Ц (к) с вектором коэффициентов Ј(), Qvo)приведена на фиг. 14

Алгоритм имеет следующие операторы:

1.Ввод исходных данных: 40-разрядных векторов

множимого й-(0с, 0/, . Q)) множителя Ь(Ьо i & 4, 6s$), младших разрядов многочлена У(х)

)

2.Присвоение переменной /t значения fc «39, вектору произведения С значения С«(0,0...0).

3.Проверка выполнения условия: к-ый разряд вектора В равен I Если условие выполняется, со осуществляется переход к оператору 9, если условие на выполняется, то

осуществляется переход к оператору 5.

4.Проверка условия (. Если условие выполняется, то осуществляется переход к оператору 10, если условие не выполняется, то к оператору 5.

5.Сдвиг вектора Л на единицу в второму старшего разряда.

6.Уменьшение значения переменной to на единицу.

7.Проверка условия: старший разряд вектора А равен I если условие не выполняется, то осуществляется переход к оператору 3, золи выполняется, то - к оператору 8.

8.Сложение вектора А с вектором 9, переход к оператору 3,

9.Сложение текущего значения вектора произведения С с вектором А

10.Выдача результата: вектора С

Приведенные выше значения длин сообщения, блоков, степеней многочленов, а также вид преобразований следует рассматривать в качестве примеров. Конкретные значения указанных параметров определяются требованиями степени обеспечения имитостойкости сообщений.

На фиг.15 представлен вариант структуры передаваемого сообщения с ииитоветавкой. Сообщение длиной, например, 1000 бит содержит информационную часть - 960 бит, служебную часть 40 бит и имитовотавху 40 бит. Служебная часть сообщения содержит зону I для передачи порядкового номера сообщения, зону 2 для передачи сигнала Запрос или Подтверждение 1, зону 3 для передачи информации о величине и знаке смещения номера последнего подтвержденного сообщения относительно номера запрашиваемого сообщения и зону 4 для передачи номера подтверждаемого (запрашиваемого) сообщения. Информация в зоне 3 может быть использована для восстановления порядка а нумерации сообщений ври плохом качестве канала связи, когда номера сообщений могу бить искажены таким образом, что ошибка не будет обнаружена как в У30,так я при проверке контуром ИМИТ088ЩИТН. Дня удобства разработки программы обработки информации в качестве номеров сообщений могут бить использованы дреса ячеек, в которые должны быть записаны сообщения, В процессе поступления сообщения из ООД оно разбивается на слова длиной 40 бит, которые записываются в ОЗУ в соответствии о присвоенными им адресам в том же ОЗУ по соответствующему адресу записывается я блочный ключ. После этого олова сообщения я блочный ключ преобразуются в соответствии е вышеприведенным алгоритмом формирования имитозащитной вставки. Затем сообщение и имитозащитная вставка через блок сопряжения 10 е УЗО поступают в У308, где они кодируются исправляющим ошибки кодом и через УПС 5 - в канал связи 3 на противоположную станцию. На приемной стороне информация из канала связи 4 через УПС 5 поступает в УсШ, где происходит декодирование комбинаций я исправление ошибок. Из УЗО 8 информация, в том числе и имитовставка, поступает в блок сопряжения 10, который выставляет микропроцессорному блоку 12 прерывание. В процессе обслуживания прерывания микропроцессорный блок 12 забирает информацию из блока сопряжения 10, формирует по приведенным выше алгоритмам имитоветавку и сравнивает ее е имитовставкой, принятой из канала связи. При отсутствии ошибок в каналесвязи имитовставка, принятая из канала связи, должна совпадать е имитовставкой, сформированной в месте приема. При совпадении имитовставок информация выдается в ООД, при несовпадении имитовставок сообщение бракуется.

Номера забракованного иди правильно принятого сообщения передаются в зоне 4, а признаки сигналов Запрос и Подтверждение в зоне 2 в составе очередного передаваемого сообщения. При отсутствии сообщения для передачи оно формирует ея из комбинаций Покой, в служебной части которого передаются упомянутые признаки.

При организаций повторной передачи запрашиваемого блока а также на время передачи имитоветавки ввод-вывод информации с ООД1 должен быть запрещен. Для этого микропроцессорный блок 12 выдает в блох ввода-вывода 2 команду Блокировка передатчика и Блокировка приемника которые запрещают выдачу в ООД I сигнала Готов к передаче ( в соответствии со стыком )и ООД на время этого запрета

не выдает (не принимает) информацию. При подключении в качестве ООД синхронного факсимильного аппарата сигналы Блокировка передатчика и Блокировка приемника транслируются блоком ввода-вывода 2 в блок формирования частот 6, где происходит запрет тактовой частоты, поступающей в ООД.

Таким образом представленные выше материалы позволяют делать вывод как о возможности практической реализации предлагаемого технического решения, так и о достижимости технического результата, заключающегося в обеспечении случайного кодирования информации с использованием ключей, недоступных третьим лицам, что позволяет обеспечить защиту от навязывания ложкой информации. источники информации

1.Шварцман В.О., Июльянов Г.А. теория передачи дискретной информации М. Связь, 1979 - в.361-363.

2.В.Н.Шляпоберокий. ООИОБЫ техники передачи дискретных сообщений. М.:Связь, 1973 с.389, рис.7.5

3.Диффи У. Хэллмзн Н.Э. Защищенность и имитостойкость. Введение в криптографию - ТИИЭР - 1979 - 193.

4.М.П.Еобнев. Генерирование случайных процессов k.Энергия 1966 - с.35, рис.13.

5.Микропроцессоры TI. Архитектура и проектирование микро-ЭВМ, организация вычислительных процессов. М. Высшая школа 1986.

6.А. А. Мяче в, В. Н. Степанов, В.К.Щербо йяерфейсы систем обработки. М. %дио и связь, 19897.Цифровые и аналоговые интегральные схемы. Справочник М. Радио и связь. 1990

3, большие интегральные охемы запоминающих устройств. М. Радио и связь, 1990

9. Ю.М.Казакинов, В.Н.Номоконов, Ф.В.1илиппов.

Применение микропроцессоров и микро-ЭВМ в радиотехнических системах. М. Высшая школа, 1988, стр.23-32.

10.мак-Вильяме Ф.Дж, Сдоэн Н.Дж.А. Теория кодов, исправляющих ошибки. М. Свяаь, 1979

Claims (1)

1. Приемопередатчик дуплексной системы связи, содержащий оконечное оборудование данных, устройство защиты от ошибок и устройство преобразования сигналов, первый выход которого подключен к входу прямого канала связи, первый вход - к выходу обратного канала связи, а вторые вход и выход - соответственно к первым информационному входу и информационному выходу устройства защиты от ошибок, отличающийся тем, что в него введены блок ввода-вывода, блок коммутации частот, блок делителей, блок формирования частот, приоритетный блок, блок выбора режимов, блок параллельного ввода-вывода, генератор случайной последовательности, блок памяти, блок сопряжения, микропроцессорный блок, сбрасывающий выход которого подключен к сбрасывающим входам приоритетного блока, блока параллельного ввода-вывода, устройства защиты от ошибок, блока сопряжения и блока ввода-вывода, группа адресных выходов микропроцессорного блока через шину адреса, группа адресных выходов микропроцессорного блока через шину адреса, группа информационных входов-выходов через информационную шину, а группа управляющих входов-выходов через управляющую шину соединены соответственно с группой адресных входов, группой информационных входов-выходов и с группой управляющих входов-выходов блока ввода-вывода, блока делителей частоты, блока параллельного ввода-вывода, приоритетного блока, блока сопряжения, блока памяти, группа входов-выходов оконечного оборудования данных соединена с группой входов-выходов блока ввода-вывода информации, группа дополнительных выходов которого соединена с группой дополнительных входов блока формирования частот, первый и второй тактовые выходы которого соединены соответственно с первым и вторым тактовыми входами оконечного оборудования данных, а первый и второй тактовые входы соединены соответственно с первым и вторым тактовыми входами блока ввода-вывода и подключены соответственно к первому и второму выходам блока коммутации частот, первый и второй входы которого соединены соответственно с первым и вторым тактовыми входами устройства защиты от ошибок и подключены соответственно к первому и второму тактовым выходам устройства преобразования сигналов, третий выход блока коммутации частот подключен к третьему тактовому входу устройства защиты от ошибок и первому тактовому входу блока сопряжения, а четвертый выход - к четвертому входу устройства защиты от ошибок и ко второму входу блока сопряжения, первый и второй дополнительные выходы, первый и второй дополнительные входы которого соединены соответственно с первым и вторым дополнительными входами, первым и вторым дополнительными выходами устройства защиты от ошибок, первая группа выходов - с первой входов приоритетного блока, а третий тактовый вход объединен с пятым тактовым входом устройства защиты от ошибок и подключен к первому выходу блока делителей частоты, второй выход которого соединен с тактовым входом устройства преобразования сигналов, третий - с третьими входами блока коммутации частоты и блока ввода-вывода, четвертый и пятый - соответственно с первым и вторым входами приоритетного блока, третий и четвертый входы которого подключены соответственно к первому и второму выходам блока выбора режимов, группа выходов которого соединена с группой входов, а группа входов - с группой выходов блока параллельного ввода-вывода, дополнительный выход которого подключен к дополнительному входу блока коммутации частот, дополнительный вход - к выходу генератора случайной последовательности, вход которого соединен с четвертым выходом блока делителей частоты.