PT86947B

PT86947B - Arranjo de sincronizacao para um sistema de comutacao de telecomunicacoes digitais

Info

Publication number: PT86947B
Application number: PT86947A
Authority: PT
Inventors: Geoffrey Chopping; Milan Zdravko
Original assignee: Gpt Int Ltd
Priority date: 1987-03-11
Filing date: 1988-03-10
Publication date: 1995-03-01
Also published as: CA1287150C; DK121888D0; DE3885320D1; GB8705771D0; EP0282229A3; CN1011107B; ATE96957T1; EP0282229A2; FI881136A; FI881136A0; JPS63314097A; KR880012045A; GB2202412A; DK121888A; US4864556A; DE3885320T2; GB8715986D0; CN88101769A; EP0282229B1; ES2046294T3

Description

A invenção refere-se a um arranjo de sincronização incluindo um gerador de informações ae sincronização e da forma de onda para alimentar informações de sincronização para transmissão com uma corrente de dados ao longo de redes de comutação digi tais. As informações de sincronização incluem dois formatos diferentes com diferença de fase um em relação ao outro, Interfaces ligam dispositivos periféricos às redes e são adapta dos para detectar e validar as informações de sincronização.

As verificações feitas dizem respeito à detecção dos dois for matos, ao valor aa diferença de fase e à sequência correcta.

Se as informações de sincronização forem não válidas, o interface de detecção escolhe uma corrente de dados doutra rede ex clusivamente para utilização pelo correspondente dispositivo periférico.

__

Λ presente invenção refere-se a um arranjo de sincronização para um sistema de comutação de telecomunicações digitais.

Esta invenção tem utilidade particular nos sistemas de comu2

tação de telecomunicações digitais do tipo que empregam redes de comutação digitais que proporcionara a comutação de dois percursos de transmissão separados através da rede de comutação para conseguir a comunicação nos dois sentidos.

Para se conseguir uma rede de comutação segura, conhece-se o método que consiste em duplicar essas redes de comutação por forma a proporcionar dois planos de segurança completamente separados (plano de segurança 0 e plano de segurança 1) que são arranjados de modo a operarem em sincronização. Muitos dispositivos periféricos são ligados à rede de comutação duplicada e são geralmente não segurados (isto é, não são montados em duplicado) e necessitam receber uma corrente sincronizada de dados multiplexados em série de apenas uma das redes de comutação. No caso de perda de sincronização da corrente de dados multiplexados em série através desta rede de comutação, há uma necessidade imediata de que o dispositivo periférico tenha automaticamente de receber uma corrente de dados multiplexados em série sincronizada de outra rede de comutação .

arranjo de acordo com a presente invenção refere-se à geração, detecção e validação de informações de sincronização e, no caso de ser indicada a presença de informação de sincronização inválida na corrente de dados multiplexados em série correntemente usada, ao estabelecimento de meios para escolher a corrente de dados multiplexados em série sincronizados.

De acordo com a presente invenção, proporciona-se um arranjo de sincronização para um sistema de comutação de telecomunicações digitais do tipo que inclui redes de comutação digitais duplas seguras, o qual compreende meios que geram informações de sincronização e formas de ondas seguras para alimentar informações de sincronização garantidas para transmissão dentro duma corrente de dados multiplexados em série ao longo de cada rede de comutação digital da referida rede de comutação digital segura, incluindo as informações de sincronização primeiros e segundos formatos de sincronização diferentes codificados independentemente, cujas fases têm uma diferença de fase pré-determinada uma em relação à outra e uma pluralidade de interfaces ligados entre as mencionadas redes de comutação digital seguras e uma correspondente pluralidade de dispositivos periféricos em que cada interface é adaptado para detec tar e validar as citadas informações de sincronização de cada rede de comutação digital segura independentemente mediante verificação de

a) primeiro e segundo formatos de sincronização codificados,

b) a quantidade pré-determinada de deslocamento de fase e

c) que o primeiro e o segundo formatos de sincronização se encontram na sequência correcta, em que, no caso de ser considerada inválida a informação de uma rede de comutação digital segura, o referido interface é autorizado a escolher a corrente de dados multiplexados em série sincronizados da outra rede de comutação digital segura exclusivamente para utilização pelo seu correspondente dispositivo periférico.

A invenção será melhor compreendida por meio da seguinte descrição de uma forma de realização apresentada a título de exemplo e que deve ser lida em conjunto com os desenhos anexos em que a Figura 1 representa um diagrama de blocos esquemático de conjunto de linhas dum sistema de comutação de assinantes digital incluindo arranjos de acordo com a presente invenção;

a Figura 2, representa um diagrama de blocos esquemático dos arranjos de geração e distribuição da forma de onda de acordo

com a presente invenção;

a Figura 3 representa um diagrama de blocos esquemático de uma parte dum controlador de cartões periférico ou dum conjunto de interface de acordo com a presente invenção;

as Figuras 4 a 19 representam diagramas de blocos de progressão do algoritmo de controlo que se refere ao funcionamento do controlador de cartões periférico de acordo com a presente invenção;

a Figura 20 representa as formas de onda de escolha do plano e do relógio; e a Figura 21 representa um diagrama lógico dos arranjos para autorizar que os meios seleccionem a corrente multiplexadas de dados em série sincronizados de acordo com a presente invenção .

Fazendo agora referência aos desenhos, a presente invenção é utilizada num sistema de comutação digital conhecido como Sistema X. Pormenores deste subsistema de comutação digital encontram-se referidos num artigo de A.S. PHILIP na publicação Systems Technology, N2. 32, Setembro de 1979 e é neste sistema que a presente invenção se incorpora a título de exemplo ilustrativo.

Estruturas de linhas

Fazendo referência à Figura 1, esta figura representa um diagrama de blocos esquemático de uma estrutura de linhas. A principal propriedade característica deste arranjo é o bloco de comutação ou rede de comutação SW que se encontra em duplicado por uma questão de segurança. Pode ver-se que existem duas redes idênticas separadas, cada uma compreendendo um co5

matador de tempo de recepção RX, um comutador de espaço central CSVi e um comutador de tempo de transmissão TX, que estão todos interligados. Cada um destes blocos tem os seus próprio interfaces de Controlo/Comutação CSI cue dão acesso às respec tivas Unidades Processadoras Gerais GPU.

j^To lado RX de recepção da rede de comutação SWN há um interface de fibra óptica OFI de 4o,96 Mbit/segundo e vê-se que, enquanto os multiplexadores de comunicação de linhas LC1.Í estão duplicados e estão por consequência seguros, as unidades terminais remotas RTU, as unidades das linhas dos assinantes e as unidades de terminação de linhas digitais não são duplicadas e, portanto, são inseguradas.

No lado da transmissão TX da rede de comutação SWN, o arranjo das várias unidades é semelhante ao do lado da recepção. Neste lado da rede de comutação SV7N está representado um controlador de cartões periférico associado com a unidade periférica de linha de assinante SLU. S o PCC que é arranjado para de· tectar e validar os sinais de sincronização e para distribuir esses sinais e sinais de relógio de uma corrente de dados mui tiplexados em série apenas para os periféricos não segurados. A fonte dos sinais de relógio e de sincronização é o gerador de formes de onda WFG em triplicado e os arranjos de distribuição da forma de onda WFDI e WFDO são seguidamente descritos.

Distribuição da Forma de Gnda e Estruturas

Estruturas

Com referência à Figura 2, os arranjos de geração e distribuição das formas de onda compreende Geradores da Forma de Ondas em triplicado WFG1, WFG2 e WFG 3 que accionam Distribuidores da Forma de Onda em duplicado WFDO e WFD1.

o

Cada gerador de forma de onda contém o seguinte:

i) um oscilador capaz de bloquear sobre diversas referências externas OSC1, OSC2 e OSC3;

ii) um mecanismo de selecção para escolher a referência apropriada REF para o oscilador bloqueado; e iii) um selector para escolher um dos selectores SEL1, SEL2 e SEL3, quando um deles concorda com os outros dois selectores para determinar qual a saída do oscilador que acciona a distribuição da forma de onda. ι

Cada distribuição da forma de onda contém o seguinte equipamento :

i) circuito lógico de decisão por maioria (não representado) para processar os três sinais de relógio recebidos dos selectores SEL1, SEL2 e SEL3; e ii) meios de geração (não representado para gerar sinais de relógio em adição ao proporcionado pelo gerador de forma de onda usado.

gerador da forma de onda fornece uma forma de onda de 8 kHz e uma forma de onda de 500 Hz à distribuição da forma de onda que gera as outras frequências necessárias.

Segurança

Proporcionam-se as seguintes características para garantir o funcionamento seguro dos geradores da forma de onda e da distribuição da forma de onda.

Segurança de Referência gerador da forma de onda é capaz de bloquear para uma de £ . -'· - .

u * a duas fontes de referência externas do tipo R7: de 500 Hz que deriva de urr. subsistema hospedeiro e de 8 kHz que deriva de um sub-sistema do terminação de linha digital.

Se não se dispõe de nenhuma das fontes acima referidas, então o gerador da forma de onda utiliza um oscilador interno.

Para segurança, estão disponíveis pelo menos duas referências externas.

Segurança do Oscilador com Fase Bloqueada

São necessários dois osciladores, um dos quais normalmente tem a sua saída distribuída para os planos de comutação e de controlo. Este oscilador é designado oscilador em funcionamento. 0 outro é designado oscilador de reserva. Hote-se que, muito embora haja três geradores de formas de onda, isto é, três osciladores, apenas dois são seleccionáveis. A filosofia da falha única indica que o terceiro nunca é usado.

Segurança do Selector

Proporcionam-se selectores em triplicado, um por cada gerador de forma de onda. Eles decidem qual dos dois selectores é o que funciona e qual é o de reserva. Eles decidem também qual é a referência externa (se houver alguma) que o oscilador em funcionamente segue. 0 oscilador em reserva segue o oscilador em funcionamento.

DISTRIBUIÇÃO

A informação de temporização é distribuída através das fronteiras controlo/comutação ou comutação/periféricos codificando-a numa corrente de dados de 2,048 Mb/s. Esta informação é passada, por intermédio da distribuição da forma de onda, pas

ra o sistema em duplicado que eventualmente se encontra num ponto comum no periférico conhecido como o Controlador de Cartão Periférico (PCC).

Cs dados e a informação da sincronização são passados através das fronteiras controlo/comutação e comutação/periféricos por um circuito principal de 40,95 Mbit/s em série consistindo em várias correntes de dados multiplexados. Na extremidade de recepção do circuito principal, qualquer frequência inferior a 40,9'5 MHz pode ser derivada por divisão binária do relógio de 40,9o MHz. No entanto, para conseguir a sincronização entre planos, é também transmido um formato de sincronização de baixa frequência.

formato de sincronização é gerado pelo Interface de Controlo para o Comutador (CIS), Figura 1 e consiste em duas correntes de 1,024 Mbit/s com os bits intercalados para originar os dadcs de 2,048 Mbit/s. Cada corrente de 1,024 Mbit/s é constituído da seguinte maneira:

a) Uma corrente compreende 1010101010 etc. contínuos. Isso proporciona um formato simples para um debector de sincronização para bloquear quando se procura uma corrente multiplexada para os dados de sincronização de 2,048 Mbit/s bem assim como para fornecer uma indicação rápida de erros.

b) A outra corrente compreende quatro formatos cada um de 8 bits representando os sinais de sincronização de baixa frequência, por exemplo, início do formato e sincronismo de multiestrutura, estes são Formato A, Formato B, Formato de 1 (um), Formato 0 (zero). 0 Formato k é sempre precedido pelo Formato 1 e são designados colectivamente como Sinc A. 0 Formato B é também sempre precedido pelo Formato 1 e são colecti9 ‘

/ 4 .,·>/ ? ias*'⁹**#* ( ./ J w* vamente designados como Sino B. Sinc A e Sino B são separados por seis Formatos 0.

Tabela 1

Sinc A Ζ Ζ Ζ Ζ Ζ Z Sinc B Ζ Ζ Ζ Ζ Ζ Z Sinc A

------Tempo

11111111001100S1 11111111110011S1 000ΕΞ.000

Form 1 Form A Form 1 Form B Form Zero

C bit E no Formato Zero pode ser usado no sentido Transmissão Ta para transportar informação adicional, se isso for necessá rio, embora o Controlador de Cartões Periférico PCC não valide estes bits.

formato Sinc A e o forma Sinc B são usados para transmitir os impulsos de sincronização de 8 kZ e 500 Hz.

bit S é um formato codificado binário para identificar o sinal de sincronização de 500 Hz como se moatra na tabela 2.

Tabela 2

S	Tipo de	sinal
0	500 Hz	(baixo)
1	500 Hz	(alto)

Sinc B é usado como a referência do sistema. Sinc A é deslocado de fase ou distorcido em relação a Sinc B de 1/2 (meio) formato.

Assim, o formato de 2,048 Mbit/s com bits intercalados toma a forma apresentada na tabela 3.

Tabela 3

BIT 0 BIT 1 BIT 2 BIT 3 BIT 4 BIT 5 //BIT128 BIT129 BIT130

Sinc A 0 Sino A 1 Sinc AO // Sino 3 0 Sino B

Bit 0 Bit 1 Bit 2 Bit 0 Bit 1

--------Tempo

Alguns formatos de sincronização são internamente enlaçados à volta para proporcionarem sincronização para trás para a fonte.. Isso garante que a temporização num interface particular é controlado a partir de um ponto.

Controlador de Cartões Periférico

Fazendo referência à Figura 3 que mostra um bloco esquemático de uma parte do controlador de cartões periférico PCC, relacio nado com a presente invenção. Os três blocos principais representados são o bloco para Detectar Sinc e Validar (plano 0} o bloco para Detectar Sinc e Validar (plano 1) SDVI e o blo co para Seleccionar e Distribuir Sinc e Relógios SDSC.

A entrada para o PCC é retirada da área duplicada da rede de comutação (ver Figura 1). E extraída da corrente de dados do plano 0 DADOS-C0NT-SI1TC-0 e 8 kHz-CLKO e do plano 1 DADOS--CONT-SINC-1 e 8 kHz-CLK. Estes representam correntes multiplexadas em série de formato estruturado de controle de 2,048

libit/seg ando (CONT) e de sincronização (SI.IC) enquanto os DADOS representam um multiplex em série de 8,192 Mbit/segundo compreendendo quatro correntes de 2,018 Mbit/segundo que são bits intercalados enquanto o 8 kHz (CLKO)(CLKI) são sinais de relógio de 8 kHz.

Estes sinais são alimentados aos blocos de Detectar Sinc e Validar apropriados SDVO e SDV1 respectivamente e também aos desmultiplexadores DEVO e DEVI respectivamente (não representados) respeitantes a outras funções dentro do controlador de cartões periférico.

los dois blocos de Detectar Sinc e Validar os relógios CLKO e CLK1 são detectados conjuntamente com impulsos de Sinc Formato FSPO e PSP1, aléo dos impulsos de sincronização de baixa frequência LSPO e LSP1. Estes Seleccionar e Distribuir Sinc rios sinais são escolhidos de são a entrada para o bloco de e Relógios SDSC em que os váuma única das correntes de dados multiplexados em série para distribuição para o controlador por cartões periférico e para o periférico a que ele está associado. Alguns sinais são indicados como relógio local LCLK, sinal de baixa frequência BFS, relógio e CLK Sinc/SINC. CE indica sinais de erro de relógio e CTS indica sinal de ranhura de tempo corrente.

Deve compreender-se que os blocos SDVO, SDV1 e SDSC do PCC (ver Figura 3) contém vários contadores do tipo corrente, travas de registos do tipo D em conjunto com mecanismos lógicos correntes. Como se vê nos diagramas de progressão do algoritmo de controlo (Figura 4 a Figura 19, de que se segue uma lista), proporciona-se um contador síncrono que inclui as sec ções de formato, de comparação e de bit (3LSB) além de dezasseis registos de formatos de bit A e B. Também existem contadores de disparo (D/0), contador de deslizamento (descodificador 7) juntamente com numerosos dispositivos de memória (1-01 não OK), etc..

Se as formas de onda de Sino A e de Sino 3 são geradas por uma única unidade, então uma interrupção de funcionamento pode originar problemas de fase.

Se se utiliza o relógio errado para accionar a ligação, os intervalos entre Sinc A e Sinc 3 não contêm o número correcto de bits. Para se garantir que o controlador de cartões periférico possa ter confiança na integridade da fase das informações de sincronização, cada arranjo de distribuição da forma da onda (WPD) tem dois conjuntos de votação por maioria que recebem os três sinais de relógio de 8 kHz dos três selectores. Um dispositivo de votação por maioria faz gerar Sinc A e o outro dispositivo de votação por maioria faz gerar Sinc 3.

As formas de onda de Sinc A e de Sinc 3 são inscritas independentemente na saída 0/P0 (0/P1 para o plano 1 '33).

Portanto, qualquer falha na produção dum formato de Sinc ou da função de síntese da frequência realizada pelo W33 fará com que um formato ou seja adulterado ou deslocado. 0 recipiente da forma de onda é capaz de determinar se se trata duma forma de onda correcta ou adulterada. A forma de onda pode ser multiplexada e desmultiplexada a passada através de diversos andares de distribuição com diferentes velocidades sem perder a sua integridade.

hum controlador de cartões periférico PCO, os dados não são necessariamente retirados do mesmo plano que o relógio e a sincronização. Os dois planos devem portanto ser mantidos dentro duma relação de fases relativas definidas que garanta que, se uma referência de 8 KHz for adulterada e portanto a sua posição de fase questionável, ela possa ser detectada e rejeitada.

Se as verificações/relação de Sinc A e Sinc B falham, toda a corrente de sincronização é rejeitada. Se um oscilador falha, então as correntes de sincronização são modificadas no contro13

Relógio e Sincronização seguinte texto é uma descrição dos seguintes diagramas de fluxo de progressão que são definidos nas seguintes figuras

FIGURA 4 - circuito exterior de detecção de sincronização

FIGURA	5	-	1-0-1
FIGURA	6	-	Falha de 1-0-1
FIGURA	7	-	Formato
FIGURA	8	-	Verificação do	format
FIGURA	9	-	Jíultie st rutura	3
FIGURA	10	-	Formato B
FIGURA	11	-	Formato 0
FIGURA	12	-	Formato 1
FIGURA	13	-	Llultiest rutura	A
FIGURA	14	-	Formato A
FIGURA	15	-	Fim do formato	1
FIGURA	16	-	Falha
FIGURA	17	-	Deslizamento
FIGURA	18	-	Tempo 7
FIGURA	19	-	Escolha do relógio.
Dados d	.e Sincronização

Os dados de sincronização de 2 Mbit/segundo do sistema de distribuição da forma de onda contém os seguintes formatos de sincronização:

i çs í?

Formato de identificação da corrente de sincronização

Este formato será um formato de 0/1 alternados em todos os bits de números ímpares da corrente de sincronização. Isso fornece um formato de sincronização simples ao detector de sincronização para bloquear nos dados de 8 Mbit/segundo provenientes do comutador.

Formato de sincronização A

Este formato será uma referência de estrutura e de multi-estruturas nos bits com pares para indicar a posição da estrutura de sincronização Tx.

Formato de sincronização B

Este formato será um marcador de referência de estrutura e de multi-estruturas nos bits para fornecer uma referência por intermédio da qual pode ser validada aX o formato de sincronização A.

Formato de sincronização 0

E um formato de zeros que ocorre nos bits pares entre o formato de Sinc. A ou B e o formato 1 seguinte.

Formato de sincronização 1

E um formato de uns nos bits pares que precede um formato de sincronização A e um formato de sincronização B.

Detecção da sincronização

Depois da perda de sincronização ou da ligação da corrente,

a função de detecção de sincronização do PCC examina os dados de 8 Mbit/segundo provenientes do comutador para a corrente de dados de sincronização de 2 Llbit/segundo. Tendo encontrado o formato de identificação, o Formato A, o Formato Β, o Formato de Uns e o Formato de Zeros são então observados para verificar que eles ocorrem nos instantes correctos. Se eles continuam a ser correctos para os três formatos, o PCC será considerado como estando em sincronização e o sinal OK em 8 kHz será continuadamente engatado; se não, o detector de sincronização voltará a procurar o formato de identificação nos dados de 8 Mbit/segundo. Uma vez que estejam em sincronização, o formato de identificação pode conter bits em erro em qualquer estrutura sem perda de sincronização. Se houver um total de quatro falhas nos formatos A, B, de Uns ou de Zeros desde o último formato correcto (isto é, uma em que se estavam presentes A, B, Uns e Zeros sem erros de bits e com a separação correcta), então perde-se a sincronização e o sinal OK de 8 kHz é conservado a um nível constante. 0 algoritmo retrocederá para Procuar B durante duas estruturas e, se não for encontrado, procurará de novo a estrutura de identificação. Para encontrar sincronização de 500 Hz, o detector de sincronização procura a transição de descida no bit de 500 Hz no formato B e usa-a para sincronizar o respectivo contador e regula 500 Hz na Sincronização. Enquanto está em sincronização, os 500 Hz na estrutura A e na estrutura B são comparados com o estado previsto dos 500 Hz do contador. Se ocorrer uma segunda falha antes do segundo rebordo de descida dos 500 Hz depois da primeira falha, isso provoca a perda de sincronização de 500 Hz. Só quando se encontra em sincronização, os 500 Hz fornecem um sinal de OK a 500 Hz. Quando em sincronização, um detector de sincronização regulará um porto HANB acoplado cruzadamente e o outro detector no outro plano re-inicializá-lo-à de maneira que, quando ambos os detectores estão a obser var o mesmo dado, a saída será uma onda quadrada de 500 Hz.

Os dois sinais de OK serão multiplexados num único sinal de OX para utilização da função de escolha de relógio.

SELECÇÃO DO RELÓGIO DO PCC

PCC tem dois modos de escolha de relógio, o Modo Mestre e o MODO Escravo. No modo escravo, usa-se uma entrada para forçar a escolha do relógio de acordo com uma entrada para forçar a escolha do relógio de uma maneira particular; no entanto, no modo Mestre, o própiro PCC determina qual o relógio a escolher. 0 seguinte texto descreve o modo de funcionamento Mestre.

PCC realiza a escolha do relógio usando as informações fornecidas pelo Detector de Sincronização no Plano 0 e pelo Detector de Sincronização no Plano 1. Para a escolha do relógio cada detector de sincronização tem três estados possíveis:

1) Não encontrada nenhuma sincronização

2) Encontrada sincronização a 8 kHz

3) Encontrada sincronização a 500 Hz

Começando de Nenhuma Sincronização Encontrada, os detectores examinam as duas respectivas entradas de dados de 8 Mbit/ /segundo a partir do plano de comutação para os dados de sincronização de 8 kHz. Uma vez que um detector atinja o estado Encontrada Sincronização a 8 kHz ele tenta e atinge o estado Encontrada Sincronização a 500 Hz.

Os dois detectores são totalmente independentes de maneira que o progresso de um através destes estados não tem qualquer efeito sobre o outro.

Achar e perder sincronização a 500 Hz não tem qualquer efeito sobre o estado Encontrada sincronização a 8 kHz mas se se perder a sincronização a 3 kHz, então também se perde a sincronização a 500 Hz.

+ + > Sinc. a

Sinc. a kHz kHz

Nenhuma Sinc

Sinc. a 500 Hz a 500 Hz + +

4----------------

Nenhuma Sinc. a kHz

Nenhuma Sinc. a

500 Hz

4----------------

ESTADO 1

Cada detector de sincronização tem uma entrada para a escolha do relógio. Se o detector está no stado 1, então esta entrada é um estado estacionário, isto é, é fixado ou em alto ou em baixo. Ho entanto, se se encontra no Estado 2 ou no Estado 3, esta entrada pulsa. Este formato do impulso é repetido cada 125 as e há oito impulsos possíveis. Sete deles ocorrem se se atingir o Estado 2 e o oitavo só ocorre se se atingir o Estado 3. 0 plano 0 pulsa alto e plano 1 pulsa baixo de maneira que o selector normalmente vê um rebordo que sobe alternadamente do plano 0 e depois do plano 1.

Se o selector verifica que dois ou mais rebordos sobem do mes mo plano, então escolhe o relógio daquele plano. Por exemplo, se o plano 0 está no Estado 2 e o plano 1 acabou mesmo de atingir o Estado 3, então o plano 0 não terá o oitavo impulso enquanto o plano 1 o tem e dois rebordos consecutivos aparecerão na entrada do plano 1 fazendo com que o selector escolha os relógios do plano 1. Se o plano 1 subsequentemente tiver caído para trás para o Estado 2 e o plano 0 estiver ainda no Estado 2, o selector não será afectado; no entanto se o plano 1 tiver ido para o Estado 1, então o plano 0 for neceu dois rebordos consecutivos e o selector muda para esco18

lher o relógio do plano 0.

selector só muda para o outro plano se aquele plano fornecer dois rebordos consecutivos.

A Figura 20 mostra o plano e as formas de onda de escolha do relógio.

A Figura 21 representa o diagrama do circuito lógico para um selector de relógio dum controlador de cartões periférico PCC. Os dois sinais A e B representam sinais de OK e são processados pelo conjunto de circuitos lógicos para formar o sinal seleccionado C. E conveniente que o circuito lógico usado seja o circuito lógico padrão e o seu funcionamento seja facilmente compreendido polos peritos no assunto.

A descrição acima feita não se pretende que limite o âmbito da presente invenção. Os peritos no assunto podem adoptar modificações a usar como variantes. Por exemplo, a informação pode ser transmitida a velocidades diferentes e meios diferen tes dos mencionados e cada velocidade pode ser detectada e verificada de uma maneira semelhante à já descrita.

Claims

l^â. - Arranjo de sincronização para um sistema de comutação de telecomunicações digitais do tipo que inclui redes de comutação digital seguras e compreende meios que geram informa19 ções de sincronização e formas de onda seguras para alimentar informações de sincronização garantidas para transmissão dentro duma corrente de dados mc.ltiplexados em série ao longo de cada rede de comutação digital da referida rede de comutação digital segura, incluindo as informações de sincronização ori meiros e segundos formatos de sincronização diferentes codificados independentemente cujas fases têm uma diferença de fase pré-determinada umas em relação às outras e uma pluralidade de interface ligados entre as mencionadas redes de comutação digitais e uma correspondente pluralidade de dispositivos periféricos, em que cada interface é apropriado para detectar e validar independentemente as citadas informações de sincronização de cada rede de comutação digital segura mediar, te verificação de

a) primeiros e segundos formatos de sincronização codificados ,

b) valores da diferença de fase pré-determinadas e

c) que os primeiros e segundos formatos de sincronização estão na sequência correcta, caracterizado pelo facto de, no caso de as informações duma rede de comutação digital serem não válidas, os referidos interfaces serem autorizados a escolher a corrente de dados mui tiplexados em série sincronizados provenientes da outra rede de comutação digital seguros exclusivamente para uso pelo seu correspondente dispositivo periférico.
2^â. - Arranjo de sincronização de acordo com a reivindicação 1, caracterizado pelo facto de o primeiro formato de sincronização fornecer uma referência de estrutura ou de multi-estrutura em bits de número par para indicar a posição duma estrutura de sincronização de transmissão.
3-. - Arranjo de sincronização de acordo com a reivindicação

1, caracterizado pelo facto de o segundo formato de sincronização ser um marcador de referência de estrutura e de multi-estruturas em bits de número par proporcionando uma referência por meio da qual é validado o primeiro formato.
4~. - Arranjo de sincronização de acordo com as reivindicações 2 e 3, caracterizado pelo facto de os primeiros formato de áncronização serem gerados por primeiros e segundos circuitos de aprovação.
5-. - Arranjo de sincronização de acordo com a reivindicação

4, caracterizado pelo facto de os primeiros e segundos formatos de sincronização serem precedidos por um formato de ls nos bits de número par.
6?. - Arranjo de sincronização de acordo com a reivindicação

5, caracterizado pelo facto de ocorrer um formato de Os nos bits de número par entre o primeiro ou o segundo formato de sincronização e um formato subsequente de ls.
7^ê. - Sistema de comutação de telecomunicações digitais, caracterizado pelo facto de incluir um arranjo de sincronização de acordo com qualquer das reivindicações anteriores.