PL95559B1 - Sposob kontroli dzialania pary elementow logi - Google Patents

Description

Przedmiotem wynalazku jest sposób kontroli dzialania pary elementów logicznych dwukanalo- wego systemu logicznego o dynamicznym kodowa¬ niu sygnalów.

Dotychczas znany jest dwukanalowy system lo¬ giczny o dynamicznym kodowaniu sygnalów oraz sposób kontroli pary elementów tego systemu. Ta¬ ki system znajduje zastosowanie we wszelkich ukladach, w których uszkodzenie dowolnego ele¬ mentu ma zostac natychmiast wykryte i spowodo¬ wac wylaczenie czesci ukladu. System ten sklada sie z par elementów logicznych, przy czym pierwsze elementy kazdej z par tworza pierwszy kanal lo¬ giczny, a drugie elementy kazdej z par tworza drugi kanal logiczny. Elementy te maja po trzy wejscia i spelniaja funkcje typu dwa z trzech lub typu dwa z trzech zanegowane. Na jedno z wejsc kazdego elementu kanalu pierwszego wprowadza sie zegarowy ciag impulsów prostokatnych, przy czym dlugosc impulsu jest równa dlugosci przerwy mie¬ dz:; impulsami. Na pozostale wejscia tego elemen¬ tu wprowadza sie sygnaly logiczne takie w postaci ciagów impulsów prostokatnych. Wartosc logiczna sygnalów wejsciowych okresla faza impulsów, któ¬ ra moze byc zgodna lub przeciwna w stosunku do ciagu impulsów zegarowych.

Na wejscie elementu w kanale drugim wprowa¬ dza sie zanegowana faze zegarowa i zanegowane sygnaly logiczne wzgledem sygnalów logicznych dla elementu w kanale pierwszym. Sposób dziala¬ nia pary elementów polega na tym, ze porównuje sie poziom sygnalów na wejsciach tych elemen¬ tów w czasie, gdy sygnaly wyjsciowe sa ustalone.

Gdy poziom napiec na wyjsciach pary elementów logicznych jest równy wnioskuje sie o niewlasci¬ wym dzialaniu jednego z elementów pary.

Rozwiazanie to nie umozliwa wykrywania wszy¬ stkich mozliwych przeklaman sygnalów wejscio¬ wych w jednym z kanalów. Jezeli na przyklad w kanale pierwszym do jednego z elementów lo¬ gicznych doprowadzono sygnaly wejsciowe o fazie zgodnej z ciagiem impulsów zegarowych to w razie przerwania przewodu doprowadzajacego je¬ den z sygnalów logicznych sygnal wyjsciowy w postaci ciagu impulsów nie ulegnie zmianie i po¬ przez porównywanie wyjsc pary elementów logicz¬ nych obu kanalów nie wykryje sie usterki. Jezeli nastepnie w podobny sposób ulegnie uszkodzeniu analogicznie wejscie drugiego elementu z pary, to uszkodzenie to nadal pozostanie niewykryte, takze przy zmianie wartosci logicznych sygnalów wej¬ sciowych wprowadzanych na pozostale wejscia pa¬ ry. W tym przypadku element logiczny zmienia swoje funkcje bez mozliwosci wykrycia tej zmiany.

Niewlasciwy sygnal logiczny na wyjsciu tego ele¬ mentu moze spowodowac nieprawidlowa i niebez¬ pieczna prace urzadzenia, w sklad którego wchodzi ten element.

Znane rozwiazanie nie zapewnia wiec bezpiecz¬ nej pracy elementu, gdyz istnieja uszkodzenia wejsc elementów, które nie sa wykrywalne.

Celem wynalazku jest opracowanie sposobu kon- 95 55995 559 troli dzialania pary elementów logicznych dwu- kanalowego systemu logicznego o dynamicznym ko¬ dowaniu sygnalów, umozliwiajacego wykrywanie nieprawidlowej postaci wejsciowego sygnalu lo-* gicznego, niezaleznie od stanu logicznego pozosta- 5 lego wejscia.

Istota wynalazku polega na tym, ze ciagi im-, pulsów prostokatnych tworzace wejsciowe sygnaly logiczne kazdego elementu z pary przesuwa sie wzgledem ciagu impulsów zegarowych doprowa- 10 dzonych do wejsc zegarowych elementów pary o od¬ step czasowy mniejszy -i od polowy okresu ciagu impulsów zegarowych w kierunku zaleznym od wartosci logicznych sygnalów wejsciowych. Sy¬ gnaly uzyskane na wyj'ciach pary elementów lo- 15 * gicznych wprowadza sie dwukrotnie w czasie okresu ciagu impulsów zegarowych do pary ele¬ mentów pamieciowych,; w której pamieta sie te sygnaly na czas mniejszy od polowy okresu ciagu impulsów zegarowych. Stan wyjsc pary elementów 20 logicznych oraz stan wyjsc pary elementów pamie¬ ciowych porównuje sie co najmniej czterokrotnie podczas okresu ciagu impulsów zegarowych w momentach gdy poziomy sygnalów sa ustalone dla skontrolowania czy sygnaly wyjsciowe pary ele- 25 mentów logicznych oraz sygnaly wyjsciowe pary elementów pamieciowych sa wzgledem siebie za¬ negowane. Porównywanie to umozliwia wykrycie uszkodzenia w obwodzie elementów logicznych lub elementów pamieciowych. 30 Rozwiazanie wedlug wynalazku oznacza sie za¬ leta polegajaca na tym, ze przesuniecie w czasie ciagu impulsów wejsciowych wzgledem ciagu im¬ pulsów zegarowych pozwala co najmniej raz w ciagu okresu ciagu impulsów zegarowych stwier- 35 dzic poprzez porównanie wyjsc pary elementów obu kanalów czy na któres z wejsc nie zostal wprowadzony staly potencjal na przyklad na sku¬ tek jego przerwania.

Przedmiot wynalazku jest blizej wyjasniony na 40 przykladzie wykonania na rysunku na którym fig. 1 przedstawia schemat polaczen ukladu, a fig. 2 wykres sygnalów w ukladzie dla jednego kanalu przy róznych wartosciach sygnalów logicz¬ nych na wejsciach. 45 Uklad sklada sie z pary wiekszosciowych ele¬ mentów logicznych typu dwa z trzech zanegowane, przy czym na wejscia pierwszego z nich wprowa¬ dzono sygnaly logiczne xt i Xj oraz sygnaly ze¬ garowe c a na wejscia drugiego odpowiednio ne- 50 gacje sygnalów x4 i x2 oraz negacje sygnalów ze¬ garowych c. Stan wyjsc zt i z2 elementów At i A2 jest porównywany przy pomocy ukladu porównu¬ jacegoKt. M Uklad porównujacy K4 jest zbudowany z ele¬ mentu przelaczajacego, zwlaszcza tranzystora zasi¬ lanego poprzez mostek prostowniczy, który dola¬ czony jest do wyjsc elementów z^ i Z2. Przez uklad KA moze zostac przepuszczony sygnal kontrolny v 6o tylko wtedy gdy poziom sygnalów na obu wyjs¬ ciach zt i Zj elementów Ai i A2 jest przeciwny, gdyz przy równych sygnalach t± i 1^ mostek nie ma zasilania. Sygnal kontrolny v przepuszcza sie przez uklad porównujacy Kt czterokrotnie w ciagu okre- 65 4 su ciagu impulsów zegarowych. Do wyjsc ^ i Zj elementów AA i A2 przylaczone sa przerzutriiki sta¬ tyczne F± i F2 z bramkami iloczyndwymi sterowa¬ nymi ciagiem zegarowym u i uT Zadaniem przerzutników Ft i F2 jest odtworzenie 2 ciagu impulsów zt i ^ prawidlowego ciagu im- pusów wyjsciowych. Do wyjsc yA- i y2 tych prze¬ rzutników przylacza sie drugi uklad porównujacy K2 o budowie takiej jak uklad K1( Zadaniem ukladu K2 jest czterokrotna w ciagu okresu" fazy zegaro¬ wej kontrola pracy przerzutników Ft i F2. Wyjscia Ji i y2 stanowia wyjscia logiczne dla calego ukladu.

Dzialanie ukladu polega na tym, ze para ele¬ mentów logicznych AA i A2 tworzy na wyjsciach zanegowane wzgledem siebie sygnaly zt i z2 zalezne zarówno od sygnalów wejsciowych ^ i x2, xi, x2, jak i od ciagu impulsów zegarowych c i c. Sygnaly zx i z2 zostaja wprowadzone do przerzutników Ft i F2 w momencie gdy pojawi sie impuls ciagu u i zapamietane na czas braku impulsu ciagu u. Cze-* stotliwosc ciagu impulsów u jest dwukrotnie wiek¬ sza od czestotliwosci ciagu impulsów zegarowych c.

Prawidlowe dzialanie przerzutników F4 i F2 kon¬ troluje sie przy pomocy ukladu porównujacego K2, przez porównanie stanu wyjsc yA i y2 w momen¬ tach gdy sygnaly na tych wyjsciach sa ustalone.

Zastosowanie przerzutników F± i F2 umozliwia zapamietanie stanu wyjsc zA i 2^ na czas gdy sy¬ gnaly wejsciowe x4 i x2 nie zmieniaja sie a sygna¬ ly zegarowe c i c ulegaja zmianie. Porównanie sta¬ nu logicznego wyjsc zt i Zj podczas ustalonych sygnalów wejsciowych Xi, x2> x4, x2 przy róznym poziomie logicznym sygnalów zegarowych c i c umozliwia stwierdzenie czy w obwodach elemen¬ tów AA i A2 nie nastapilo uszkodzenie. 1 x^u u » i a!-1 t~t t-4 >—) i-! Xt-0 %2 XL-4

Claims (1)

1. Zastrzezenie patentowe Sposób kontroli dzialania pary elementów lo¬ gicznych do których wejsc doprowadza sie ciag prostokatnych impulsów zegarowych oraz wejscio¬ we sygnaly logiczne w postaci ciagu impulsów pro¬ stokatnych, znamienny tym, ze ciagi impulsów pro¬ stokatnych tworzace wejsciowe sygnaly logiczne dla kazdego elementu z pary przesuwa sie w cza¬ sie wzgledem ciagu impulsów zegarowych (c) i (c) o odstep czasowy mniejszy od polowy okresu ciagu impulsów zegarowych (c) w kierunku zaleznym od wartosci logicznych sygnalów wejsciowych (xA), , (xi), (x2) nastepnie sygnaly (z4), (zj uzyskane na wyjsciach pary elementów logicznych (AA) i (A2) wprowadza sie dwukrotnie w czasie okresu ciagu impulsów zegarowych (c) do pary elementów pa¬ mieciowych (Fi) i (F2) w której pamieta sie sygna¬ ly na czas mniejszy od polowy okresu ciagu im¬ pulsów zegarowych (c), ponadto co najmniej czte¬ rokrotnie podczas okresu ciagu impulsów zegaro¬ wych (c) w momentach gdy poziomy sygnalów sa ustalone porównuje sie stan wyjsc pary elementów logicznych (zt) i (z2) oraz porównuje sie stan wyjsc pary elementów pamieciowych (y4) i (y^ dla skon¬ trolowania czy sygnaly wyjsciowe elementów logicznych oraz sygnaly wyjsciowe (yj i (y2> pary elementów pamieciowych sa wzgledem siebie zanegowane.95 559 *t fig.1 U c *