Pierwszenstwo: Zgloszenie ogloszono: 30.09.1973 Opis patentowy opublikowano: 30.06.1975 78835 KI. 2la1,36/00 MKP H03k 1/12 Twórcawynalazku: Jacek Gronowski Uprawniony z patentu tymczasowego: Przemyslowy Instytut Telekomunikacji, Warszawa (Polska) Uklad automatycznej cyfrowej regulacji czestotliwosci i fazy Przedmiotem wynalazku jest uklad automatycznej cyfrowej regulacji czestotliwosci i fazy przeznaczony do stosowania zwlaszcza w transmisji danych i koherentnych ukladach impulsowych.Uklady odbiorcze w systemach transmisji danych i koherentnych ukladach impulsowych wyposazone sa z reguly w uklady automatycznej regulacji czestotliwosci i fazy, których zadaniom jest uzyskanie takiej samej czestotliwosci generatora lokalnego i fazy zgodnej z faza sygnalu odbieranego. W ukladach impulsowych na podstawie krótkiego ciagu sygnalu o czestotliwosci wzorcowej nalezy wytworzyc lokalny sygnal ciagly o duzej stabilnosci, zachowujacy czestotliwosc i faze sygnalu wzorcowego az do pojawienia sie nastepnego sygnalu wzorcowego.Zwykle stosowane uklady automatycznej regulacji czestotliwosci i fazy dzialaja w ten sposób, ze czestotliwosc lokalnego generatora porównywana jest w ukladzie dyskryminatora czestotliwosci z czestotliwos¬ cia sygnalu odniesienia, a uzyskany sygnal bledu wykorzystany jest do odpowiedniego przestrojenia generatora^ lokalnego. Wymienione uklady charakteryzuja sie stosunkowo dlugim czasem dostrajania, jak równiez mala stabilnoscia w przypadku okresowego zaniku sygnalu odniesienia.Celem wynalazku jest uzyskanie ukladu o duzej szybkosci dostrajania i duzej stabilnosci w czasie.Istota wynala/ku polega na tym, ze uklad automatycznej cyfrowej regulacji czestotliwosci i fazy zawiera stabilny generator, korzystnie kwarcowy, o czestotliwosci wiekszej od czestotliwosci sygnalu uzytecznego, polaczony z nim cyfrowy dzielnik czestotliwosci, który z kolei jest polaczony poprzez uklad sumatora z pamiecia cyfrowa i ukladem porównania (koincydencji) oraz uklad detektora przejscia przez poziom zerowy sygnalu odniesienia.Korzysci techniczne polegaja na uzyskaniu stabilnego zródla lokalnej czestotliwosci odniesienia o czestotli¬ wosci i fazie zgodnej z sygnalem odniesienia charakteryzujacego sie zdolnoscia bardzo szybkiego dostrajania sie i nie wymagajacego precyzyjnie strojonych elementów.Wynalazek jest blizej objasniony na przykladzie wykonania pokazanym na rysunku przedstawiajacym schemat blokowy ukladu wedlug wynalazku.Uklad automatycznej cyfrowej regulacji czestotliwosci i fazy zbudowany jest w ten sposób, ze zawiera stabilny generator 1, o czestotliwosci wyzszej od czestotliwosci uzytecznej, polaczony z cyfrowym dzielnikiem2 78 835 czestotliwosci 2, z którego sygnaly podawane sa do ukladu koincydencji 3, a poprzez sumator 4 do ukladu pamieci cyfrowej 5 polaczonej z ukladem koincydencji 3, który lacznie z ukladem wykrywania przejscia przez zero 6 steruje procesem zerowania licznika w dzielniku czestotliwosci i wpisywania do pamieci.Sygnal z generatora 1 podawany jest na wejscie licznika impulsów 2. Licznik ten zlicza impulsy generatora 1, a wynik zliczania przekazywany jest na biezaco do ukladu koincydencji i sumatora.W ukladzie koincydencji porównywany jest stan licznika z zawartoscia pamieci. W momencie zgodnosci stanu licznika i stanu zawartego w pamieci ukladu koincydencji wytwarza impuls powodujacy sprowadzenie licznika do stanu zerowego i ponowne rozpoczecie liczenia oraz zmiane stanu przerzutnika wyjsciowego 7. W ten sposób na wyjsciu tego przerzutnika uzyskuje sie fale prostokatna o czestotliwosci F =-ta, gdzie N jest liczba zapamietana w pamieci.Przejscie zewnetrznego sygnalu odniesienia przez poziom zerowy wykryte przez uklad 6 powoduje zapisanie stanu mniej znaczacych ogniw licznika poprzez sumator 4 do pamieci cyfrowej 5 i wyzerowanie licznika 2. Ód tej chwili licznik dzielnika zaczyna zliczac impulsy, zmieniajac swój stan od zerowego az do chwili, gdy uklad koincydencji wykryje zgodnosc stanu licznika i stanu zawartego w pamieci lub pojawi sie sygnal z ukladu 6.W pierwszym przypadku dalsza praca przebiega jak opisano poprzednio, natomiast w przypadku pojawienia sie sygnalu wykrycia juz po wyzerowaniu licznika do pamieci zostaje wpisana suma aktualnego stanu licznika i stanu zawartego dotychczas w pamieci (zawartosc pamieci zostaje zwiekszona o aktualny stan licznika), a licznik zostaje wyzerowany. W tym momencie czestotliwosci sygnalu na wyjsciu ukladu przerzutnika wyjsciowego jest juz zgodna z czestotliwoscia sygnalu odniesienia, a jego faza zgodna lub przesunieta o 180°.Dokladnosc z jaka czestotliwosc generowana w ukladzie jest zgodna z czestotliwoscia odniesienia jest zalezna jedynie od stopnia podzialu czestotliwosci generatora stabilnego. PL PL