Pierwszenstwo: 13.12.1971 (P.152111) Zgloszenie ogloszono: 30.05.1973 Opis patentowy opublikowano: 30.04.1975 74410 KL. 21e,l/30 MKP GOlr 1/30 Twórcy wynalazku: Konrad Adamowicz, Edmund Porzadkowski Uprawniony z patentu tymczasowego: Politechnika Warszawska, Warszawa (Polska) Uklad wejsciowy z bramka pamieci zwlaszcza w przetworniku cyfrowo-analogowym do elektronicznych mierników zliczajacych Przedmiotem wynalazku jest uklad wejsciowy z bramka pamieci zwlaszcza w przetworniku cyfro¬ wo-analogowym do elektronicznych mierników zliczajacych.Znane dotychczas uklady wejsciowe w przetwor¬ nikach cyfrowo-analogowych wykonywane byly w postaci bramek pamieci z pojedynczymi wejsciem przystosowanym do przyjmowania napiec binar¬ nych ujemnych.Zasadnicza wada tych przetworników z ukladem wejsciowym w postaci bramki pamieci jest niemoz¬ liwosc wspólpracy z kazdym ze znanych obecnie przyrzadów cyfrowych. Zakres ich stosowania ograniczony jest do wspólpracy z przyrzadami cy¬ frowymi wykonanymi na tranzystorach p-n-p.Celem wynalazku jest opracowanie uniwersalne¬ go ukladu wejsciowego z bramka pamieci zwlasz¬ cza w przetworniku cyfrowo-analogowym, umozli¬ wiajacym wspólprace elektronicznych mierników zliczajacych pracujacych zarówno w logice binar¬ nych napiec dodatnich jak i ujemnych z rejestra¬ torami piszacymi.Cel ten zostal osiagniety zgodnie z wynalazkiem przez zastosowanie w ukladzie wejsciowym dwóch ukladów kluczy tranzystorowych, wtórnika emite- rowego i bramki pamieci, przy czym kolektor tran¬ zystora klucza pierwszego, polaczony jest poprzez rezystor z baza tranzystora drugiego klucza, nato¬ miast kolektor tego tranzystora polaczony jest z kolei z baza (tranzystora wtórnika emiterowego, 10 15 20 25 30 którego kolektor polaczony jest ze wspólnym wej¬ sciem zasilajacym, z którym polaczony jest kolek¬ tor tranzystora klucza pierwszego poprzez rezystor oraz kolektor tranzystora klucza drugiego takze poprzez rezystor. Emiter tranzystora wtórnika jest polaczony poprzez rezystor z baza tranzystora bramki pamieci, a kolektor tego tranzystora jest z kolei polaczony z wejsciem sterujacym calego ukladu wejsciowego oraz z przerzutnikiem pamieci poprzez rezystor i diode wlaczana w kierunku prze¬ wodzacym od tego kolektora.Baza tranzystora pierwszego klucza polaczona jest poprzez rezystor z wejsciem ukladu, przystoso¬ wanym do przyjmowania z miernika zliczajacego napiec binarnych ujemnych, zas baza tranzystora klucza drugiego polaczona jest takze przez rezystor z wejsciem ukladu, przystosowanym do przyjmo-1 wania napiec binarnych dodatnich.Uklad wejsciowy z bramka pamieci wedlug wy¬ nalazku jest przystosowany do wspólpracy z przy¬ rzadami cyfrowymi budowanymi nie tylko na tran¬ zystorach p-n-p, ale takze na tranzystorach n-p-n.Umozliwia wspólprace elektronicznych mierników zliczajacych dzialajacych zarówno w logice binar¬ nych napiec dodatnich jak i ujemnych z rejestra¬ torami piszacymi.Przyklad wykonania ukladu wejsciowego wedlug wynalazku zostal blizej okreslony na rysunku, na którym fig. 1 — przedstawia schemat ideowy tego ukladu, zas fig. 2 — przebiegi napiec w poszczegól- 7441074410 3 nych punktach ukladu przy binarnych napieciach ujemnych, a fig. 3 — takie same przebiegi, lecz przy binarnych napieciach dodatnich.Na fig. 1 uklad wejsciowy z bramka pamieci we¬ dlug wynalazku wyposazony jest w dwa uklady kluczy tranzystorowych Kj i K2, wtórnik emiterowy W oraz bramke pamieci Bp. Kolektor tranzystora Tx klucza Ki polaczony jest poprzez rezystor R4 z baza tranzystora T2 klucza K2, natomiast kolektor tranzystora T2 polaczony jest z kolei z baza tran¬ zystora T3 wtórndka emiterowego W, którego ko¬ lektor polaczony jest ze wspólnym wejsciem zasila¬ jacym napiecia Ulf które polaczone jest takze z ko¬ lektorem tranzystora T2 poprzez rezystor R? oraz z kolektorem tranzystora Tx poprzez rezystor R3.Natomiast emiter tranzystora T3 wtórnika emitero¬ wego jest polaczony z baza tranzystora T4 bramki pamieci Bp poprzez rezystor R9, a kolektor tego tranzystora polaczony"jest z wejsciem sterujacym E ukladu poprzez rezystor Rn oraz z przerzutnikiem pamieci Pp poprzez rezystor R12 i diode D3 wlaczo¬ na w kierunku przewodzacym od tego kolektora.Uklad wyposazony jest w wejscie A, przystoso¬ wane do przyjmowania z miernika zliczajacego na¬ piec binarnych ujemnych, które to wejscie polaczo¬ ne jest poprzez rezystor R! z baza tranzystora Tx ukladu klucza K^ zas wejscie B ukladu polaczone poprzez rezystor R5 z baza tranzystora T2 ukladu klucza K2, przystosowane jest do przyjmowania ' napiec binarnych dodatnich. Napiecie regulacyjne do ukladu klucza Kx doprowadzane jest wejsciem U2, zas wejsciem XT3 doprowadzane jest napiecie regulacyjne do drugiego ukladu klucza K2. Klucze Kj i K2 spelniaja role ukladu standaryzujacego na¬ piecia podawane na bramke pamieci Bp przetwor¬ nika, niezaleznie od poziomu i znaku napiecia wej¬ sciowego.Dzialanie ukladu wejsciowego wedlug wynalazku jest nastepujace. Jezeli napiecie binarne w n-tym kanale cyfrowym jest ujemnej polaryzacji poda¬ wane jest na wejscie A ukladu, zas gdy napiecie to jest dodatniej polaryzacji podawane jest na wej¬ scie B. W pierwszym przypadku napiecie steruja¬ ce U2 ustawiane jest na takiej wartosci, ze tranzy¬ stor TL klucza Kt przy stanie „0" na wejsciu (niski poziom napiecia) jest nasycony, zas przy stanie „1" (wysoki poziom napiecia) jest zatkany.Natomiast napiecie sterujace U3 ustawiane jest na takiej wartosci, aby tranzystor T2 klucza K2 znajdowal sie zawsze w stanie przeciwnym do sta¬ nu tranzystora T2. Wartosci napiec sterujacych Ua i TJ3 regulowane sa potencjometrycznie i podawane z tych samych zródel na wszystkie kanaly wejsc cyfrowych. Tranzystor T2 spelnia w tym ukladzie role inwertera. Napiecie z kolektora tego tranzy¬ stora podawane jest na wejscie bramki pamieci Bp poprzez wtórnik emiterowy W.W drugim przypadku, gdy do wejscia B ukladu doprowadzone sa napiecia binarne dodatnie, na¬ piecie sterujace U2 ustawia sie na taka wartosc, aby tranzystor Tj ukladu klucza Kj byl nasycony. Be¬ dzie on nasycony, niezaleznie od stanu tranzystora T2 ukladu klucza K2, którego napiecie sterujace U3 ma taka wartosc napiecia, ze przy stanie „0" na wejsciu (niski poziom napiecia), tranzystor T2 jest zatkany, natomiast przy stanie „1" {wysoki poziom napiecia) jest nasycony. Diody Dx oraz D2 zabezpie¬ czaja zlacza emiterowe tranzystorów wejsciowych, 5 Przy takim ukladzie wejsciowym, obojetnie z którego wejscia korzystajac, przy stanie „0" na wejsciu tranzystor T2 jest zatkany, natomiast przy stanie „1" nasycony. W ten sposób uzyskuje sie normalizacje sygnalu wejsciowego. Bole bramki io pamieci spelnia inwerter na tranzystorze T4, którjf otrzymuje zasilanie kolektorowe E w postaci do¬ datnich impulsów prostokatnych. Sygnal z tego wejscia E moze byc oczywiscie przenoszony, a wiec bramka jest otwarta tylko podczas trwania tych is impulsów. Napiecie podawane z kolektora tranzy¬ stora T4 (Oddzialuje na przerzutnik bastabiilny Pp, stanowiacy pamiec przetwornika. Impuls kasujacy doprowadzany do wejscia G tego przerzutnika po¬ woduje wymuszenie stanu zerowego przerzutnika 20 pamieci.Po otwarciu bramki pamieci Bp w przypadku po¬ jawienia sie sygnalu „1" na n-tym wejsciu cyfro¬ wym, na kolektorze tranzystora T4 nastepuje skok napiecia od stanu nasycenia do stanu zatkania. 25 Zmiana tego napiecia podana poprzez rezystor R12 i diode D3 wymusza zmiane stanu przerzutnika pa¬ mieci Pp, o ile ten zostal wczesniej sprowadzony do stanu zerowego. Impulsy prostokatne doprowadza¬ ne do wejscia E ukladu, otwierajace bramke pa¬ so mieci oraz impulsy doprowadzane do wejscia G podawane sa z ukladu sterowania przetwornika. PL PL