PL67151B1 - - Google Patents

Description

Przedmiotem niniejszego wynalazku jest uklad mi¬ kroprogramowanego sterowania maszyny cyfrowej.W nowoczesnych maszynach cyfrowych bardzo czesto stosowany jest uklad mikroprogramowanego sterowania zapewniajacy duza elastycznosc ste¬ powania przy malo rozbudowanym sprzecie. Ukla¬ dy takie stosowane sa w mniejszych maszynach, a ostatnio i w duzych szczególnie takich, które emuluja inne maszyny.W ukladzie sterowania tego typu wykonanie kaz¬ dego rozkazu odczytanego z pamieci operacyjnej /maszyny, odbywa sie poprzez interpretacje tego rozkazu za pomoca odpowiedniego ciagu mikro¬ rozkazów, -na podstawie których zostana wygene¬ rowane sygnaly sterujace, wywolujace wykonanie odpowiednich czynnosci elementarnych w maszy¬ nie cyfrowej.Wspomniane ciagi mikrorozkazów czyli mikro- programy sa zapamietane w specjalnej pamieci sterowania, która moze byc pamiecia stala czyli typu „tylko odczyt" lub tez pamiecia z zapisem i szybkim odczytem o dowolnej konstrukcji.W obecnie stosowanych rozwiazaniach ukladu mi¬ kroprogramowanego sterowania slowo mikrorcz- kazu prdzielone jest na czesc zawierajaca adres mikrcrozkazu, który ma byc odczytany z pamieci sterowania, oraz czesc zawierajaca bity okreslaja¬ ce zespól mikrooperacji, które maja byc wyko¬ nane. Wsród tych bitów istnieja zwykle takie, które okreslaja operacje, które maja byc wyko¬ nane na wspomnianym adresie nastepnego mikro- rozkazu, w celu wytworzenia nowego adresu, nie¬ zbednego dla realizacji rozgalezien warunkowych w mikroprogramie. Metoda modyfikacji adresu mi- 5 krcrozkazu za pomoca informacji zewnetrznych wzgledem ukladu sterowania, stosowana obecnie jako jeden z podstawowych elementów dla orga¬ nizacji mikroprogramów, pomimo swojej teoretycz¬ nej uniwersalnosci jest trudna i klopotliwa w re- io alizacji praktycznej, co znacznie ogranicza mozli¬ wosc oszczednego gospodarowania pojemnoscia pa¬ mieci sterowania.Celem niniejszego wynalazku jest dostarczenie projektantowi mikroprogramowanego sterowania, a 15 przede wszystkim piszacemu mikroprogramy dla pamieci sterowania, takiej struktury mikrorozkazu oraz niezbednego zwiazanego z nia sprzetu o ta¬ kiej organizacji, która pozwala na swobodne dy¬ sponowanie miejscami w pamieci sterowania, umo- 20 zliwia w naturalny sposób wielokrotne wykorzy¬ stanie fragmentów mikroprogramów przez inne mikroprogramy, umozliwia swobodne, wielokrotne wykorzystanie pojedynczych mikrorozkazów jedno¬ krotnie zapisanych w pamieci 'sterowania, umozli- 25 wia realizacje petli w mikroprogramach.Istota niniejszego wynalazku jest uklad mikro¬ programowanego sterowania maszyny cyfrowej za¬ wierajacy pamiec sterowania, sluzaca do przecho¬ wywania slów mikrorozkazów, zbudowanych z 30 czesci operacyjnej i czesci zawierajacej adres na- 6715167151 stepnego* mikrorozkazu, który moze byc wykona¬ ny, rejestr wyjsciowy pamieci sterowania do któ¬ rego odczytywane sa slowa z tej pamieci, rejestr adresowy pamieci sterowania do którego wpro¬ wadzane sa adresy okreslajace slowa, które maja 5 byc nastepnie odczytane z pamieci sterowania do wspomnianego rejestru wyjsciowego posiadajacy dodatkowo dwa rejestry, a mianowicie rejestr — licznik pierwszy oraz rejestr — licznik drugi, majace zdolnosc sterowanego wykonania operacji 10 przeksztalcenia swojej zawartosci w ustalony spo¬ sób logiczny lub arytmetyczny.Wspomniany rejestr wyjsciowy pamieci sterowa¬ nia polaczony jest z kazdym z wymienionych re¬ jestrów — liczników droga przesylania informacji, 15 w taki sposób, ze mozliwe jest wykonanie operacji przeslania bitów czesci adresowej mikrorozkazu ze wspomnianego rejestru wyjsciowego pamieci sterowania albo do rejestru — licznika pierwsze¬ go, albo do rejestru — licznika drugiego. Kazdy 2o z obydwu wymienionych rejestrów — liczników oraz rejestr wyjsciowy pamieci sterowania jest polaczony ponadto z rejestrem adresowym pamieci sterowania odrebna droga przesylania informacji, tak, ze mozliwe jest wykonanie operacji przesla- 25 nia do wspomnianego rejestru adresowego, w celu wybrania nastepnego slowa w pamieci sterowania, albo zawartosci rejestru ^- licznika pierwszego, albo zawartosci rejestru — licznika drugiego albo bitów czesci adresowej -.mikrorozkazu ze' wspom- 30 niianego rejestru wyjsciowego pamieci sterowania.Wspomniane wyze^ operacje dokonuja sie w zaleznosci od sygnalów sterujacych wytworzonych przez uklad idekodujaco-kombinujacy nalezacy równiez do ukladu stanowiacego przedmiot niniej- 35 isizego wynalazku. W sklad ukladu 'mikroprogra¬ mowanego sterowania wchodzi takze uklad pamie¬ ciowy, którego stan decyduje o tym, czy wyzej wymienione operacje maja dotyczyc rejestru — licznika pierwszego czy rejestru — licznika dnu- 40 giego czy tez zadnego z tych rejestrów.Wplyw wymienionego ukladu pamieciowego na dzialanie ukladu wedlug wynalazku realizuje sie w taki sposób, ze sygnaly informacyjne repre¬ zentujace stan wymienionego ukladu pamieciowego 45 sa kombinowane logicznie we wspomnianym ukla¬ dzie dekodujaco-kombinujacym z sygnalami re¬ prezentujacymi wartosci bitów z ustalonego pola wspomnianej czesci operacyjnej mikrorozkazu z rejestru wyjsciowego pamieci sterowania oraz z 50 sygnalami reprezentujacymi stan okreslonych urzadzen pamieciowych maszyny, w celu wygene¬ rowania wspomnianych sygnalów sterujacych przylozonych do elementów bramkujacych umiesz¬ czonych na wspomnianych drogach przesylania in- 55 formacji oraz'wspomnianych sygnalów sterujacych przeznaczonych do sterowania wykonaniem sie operacji przeksztalcenia zawartosci rejestru — licz¬ nika pierwszego albo operacji przeksztalcenia za¬ wartosci rejestru — licznika drugiego, a takze wy- bU generowania sygnalów ustalajacych stan wspom¬ nianego ukladu pamieciowego.Uklad mikraprogramowanego sterowania ponad¬ to zawiera dwa rejestry a mianowicie pierwszy rejestr klucza oraz drugi rejestr klucza a takze g5 dodatkowe drogi przesylania informacji pozwala¬ jace na wykonanie sie operacji przeslania bitów informacji z dodatkowego ustalonego pola mikro¬ rozkazu zwanego kluczem z rejestru wyjsciowego albo do pierwszego rejestru klucza albo do dru¬ giego rejestru klucza. Uklad zawiera równiez do¬ wolny uklad porównujacy, który realizuje operacje porównania identycznosci wprowadzonych na jego wyjscia poprzez odrebne drogi przesylania infor¬ macji, bitów informacji zapisanych w wyzej wy¬ mienionym dodatkowym, ustalonym polu mikro-: rozkazu w rejestrze wyjsciowym pamieci stero¬ wania, oraz bitów informacji zapisanych albo w pierwszym rejestrze klucza albo w drugim reje¬ strze klucza i zapamietuje wynik porównania.Uklad pamieciowy decyduje dodatkowo o tym, który z rejestrów — klucza ma zostac wykorzysta¬ ny przy zapamietaniu informacji przeslanej z re¬ jestru wyjsciowego pamieci sterowania oraz przy wykonywaniu operacji porównania we wspomnia¬ nym ukladzie porównujacym.Wynik porównania zapamietany w ukladzie po¬ równujacym wplywa na operacje zachodzace w ukladzie wedlug wynalazku w taki sposób, iz wymieniony uklad dekodujaco-komtainujacy reali¬ zuje dodatkowo kombinacje logiczne sygnalów re¬ prezentujacych stan wymienionego ukladu pamie¬ ciowego, z sygnalami reprezentujacymi wspomnia¬ ny wynjjk porównania, zapamietany w ukladzie porównujacym, z sygnalami reprezentujacymi war¬ tosci bitów ze wspomnianego ustalonego pola czes¬ ci operacyjnej mikrorozkazu z rejestru wyjscio¬ wego pamieci sterowania oraz z sygnalami repre¬ zentujacymi stan wspomnianych okreslonych urza¬ dzen pamieciowych maszyny w celu wygenero¬ wania dodatkowych sygnalów sterujacych prze¬ znaczonych do sterowania elementami bramku¬ jacymi umieszczonymi na drogach przesylania in¬ formacji zwiazanych z wymienionymi rejestrami klucza, a takze w celu uzaleznienia wymienio¬ nych poprzednio sygnalów sterujacych i innych sygnalów od stanu wspomnianego ukladu porów¬ nujacego.Uklad mikroprogramowanego sterowania moze za¬ wierac dowolna choc ograniczona ilosc rejestrów — liczników i rejestrów klucza, posiadajacych iden¬ tyczne wlasnosci jak poprzednio wymienione re¬ jestry — liczniki oraz rejestry — klucza, polaczo¬ nych odpowiednia iloscia dróg przesylania infor¬ macji z rejestrem wyjsciowym pamieci sterowania, rejestrem adresowym pamieci sterowania oraz ukladem porównujacym, przy czym wspomniane uklady, a mianowicie uklad pamieciowy, uklad porównujacy oraz uklad deikodujaco-ikoimbinujacy spelniaja wtedy funkcje identyczne z opisanymi poprzednio lecz odnoszace sie do wszystkich re¬ jestrów — liczników oraz wszystkich rejestrów klucza wchodzacych w sklad ukladu wedlug wy¬ nalazku.Uklad mikroprogramowanego sterowania wedlug wynalazku umozliwia bardziej elastyczne i eko¬ nomiczne wykorzystanie informacji przechowywa¬ nej w pamieci sterowania, w porównaniu z do¬ tychczas znanymi rozwiazaniami ukladów mikro¬ programowanego sterowania, pozwalajace na latwe5 tworzenie skomplikowanych mikroprogramów, co jest szczególnie istotne dla celów emulacji oraz mikroprogramowanej realizacji systemów zarzadza¬ jacych maszyn cyfrowych.Uklad imikroprogramowanego sterowania maszy- 5 ny cyfrowej wedlug wynalazku, jest zdolny do sterowanego mikrorozkazem zapamietywania adre¬ su, spod którego zostal odczytany z pamieci sterowa¬ nia aktualnie wykonywany mikrorozkaz oraz zdol¬ ny do równiez sterowanego mikrorozkazem wyko- 10 rzystania tak zapamietanego adresu do okreslenia adresu spod którego ma byc odczytany nastepny mikrorozkaz do wykonania.W ukladzie mikropirogramcwanego sterowania maszyny cyfrowej, posiadajacym wymieniona wlas- 15 ciwosc, -mozliwa jest realizacja przejscia do wy¬ konywania jednej sekwencji mikrorozkazów do wykonania innej sekwencji, a po jej zakonczeniu powrócenia nastepnie do kolejnego mikrorozkazu pierwszej sekwencji. Umozliwia to tzw. modularna 20 lub blokowa budowe imikroprogramów. Zawartosc pamieci 'sterowania stanowi luzny zbiór cekwen- cji iniikroirozkazcw tzw. bloków a wj^kcnanie mi- kirotpirogramu odpowiadajacego wybranemu rozka¬ zowi polega na kolejnym wykonaniu wybranych 25 bloków mikrorozkazów.Wspomniane ustalone pole czesci operacyjnej mikrorozkazu znajdujacego 'w rejestrze wyjscio¬ wym pamieci sterowania nazywane odtad TYP okresla, poprzez konfiguracje wartosci bitów za- 30 pisanych w tym polu, rodzaj (typ) dzialan, które maja ;sie dokonac w ukladzie wedlug wynalazku prowadzacych do ustalenia adresu, sluzacego do wybrania nastepnego slowa z pamieci sterowania, które ma byc. z niej odczytane, a wiec nastepnego 33 mikrorozkazu do wykonania. Okreslone sa w ten sposób operacje, które maja dokonac sie na adre¬ sie zawartym w aktualnie wykonywanym mikro- rozkazie oraz operacje na zapamietanych w ukla¬ dzie -sterowania adresach poprzednich mikroroz- 40 kazów.W zaleznosci od konfiguracji pola TYP i wyniku dokonania sie wspomnianych operacji, adresem na¬ stepnego mikrcrczkaziu do wykonania jest albo adres zawarty w aktualnie wykonywanym mikro- 45 rozkazie, albo przeksztalcony w ustalony dla da¬ nego rozwiazania ukladu wedlug wynalazku, spo¬ sób logiczny lub arytmetyczny jedne z zapamieta¬ nych adresów poprzednich mikrorozkazów albo przeksztalcony w podany wyzej sposób adres, spod 50 którego zostal odczytany z pamieci sterowania aktualnie wykonywany mikrorozkaz, przy czym korzystnie jest jesli obydwa wymienione prze¬ ksztalcenia polegaja na zwiekszeniu wartosci adre¬ su o 1. Jednoczesnie w zaleznosci od konfiguracji 55 pola TYP oraz w wyniku wykonania wspomnia¬ nych operacji zapamietany zostaje w ukladzie ste¬ rowania adres, pod którym byl zapisany w pamie¬ ci sterowania aktualnie wykonywany mikrorozkaz oraz adres zawarty w tym mikroirozkazie. 60 -Wykonanie wyzej wymienionych operacji \v ukladzie wedlug wynalazku moze byc uwarunko¬ wane stanem okreslonych urzadzen pamieciowych istniejacych w maszynie, nazwanych dalej ukla¬ dami warunkujacymi. 65 6 W najprostszym przypadku role tych ukladów warunkujacych spelnia jeden przerzutnik. Alterna¬ tywne rozwiazania ukladu wedlug wynalazku mo¬ ga zawierac wiele takich ukladów, warunkujacych w rózny sposób wykonanie sie operacji na wymie¬ nionych wyzej adresach. Wprowadzenie wiekszej ilosci ukladów warunkujacyeh wybieranych przez konfiguracje wartosci bitów w polu TYP mikro¬ rozkazu i w rózny sposób warunkujacych wykona¬ nie sie operacji na wymienionych wyzej adresach.Dopuszczenie wiekszej ilosci ukladów warunkuja¬ cych wybieranych przez konfiguracje pola TYP zwiekszy sie ilosc bitów zawartych w tym polu.W kazdym mikroirozkazie w ukladzie wedlug wynalazku istnieje dodatkowo pole bitów nazywa¬ ne kluczem, którego zawartosc, przy obecnosci okreslonych konfiguracji bitów w polu TYP, oraz w zaleznosci od tych konfiguracji przy okreslo¬ nym stanie ukladów warunkujacych zostaje za¬ pamietana w ukladzie sterowania do dalzze^o wy¬ korzystania. Zawartosc tak przechowanego klucza jest przy wykonywaniu kazdego mikrorozkazu po¬ równywana na zgodnosc z zawartoscia klucza znaj¬ dujacego sie w aktualnie wykonywanym mikroroz- kazie.Przy obecnosci okreslonej konfiguracji bitów w polu TYP wynik tego porównania wplywa na ro¬ dzaj operacji na adresach, która ma sie dokonac decydujac w rezultacie o tym czy adresem pamieci sterowania, spod którego ma, pochodzic nastepny mikrorozkaz do wykonania, jest adres zawarty w aktualnie wykonywanym mlkrorozkazie, w przy¬ kladowym rozwiazaniu ukladu wedlug wynalazku jest tak w przypadku niezgodnosci wyzej wymie¬ nionych kluczy, czy tez wspomnianym adresem nastepnego 'mikrorozkazu do wykonania jest prze¬ chowywany w ukladzie sterowania, przeksztalcony we wspomniany sposób, adres, pod którym byl zapisany w pamieci sterowania jeden z poprzed¬ nich mikrorozkazów, w rozwiazaniu przykladowym jest, tak w przypadku zgodnosci wyzej wymienio¬ nych kluczy.Wynalazek zostanie szczególowo objasniony na przykladzie ukladu mikroprogramowanego stero¬ wania maszyny cyfrowej podanego na rysunku, przy czym na fig. 1 podano schemat blokowy przy¬ kladowego rozwiazania ukladu wedlug wynalazku, na fig. 2 podano tablice okreslajaca sygnaly wyjs¬ ciowe wspomnianego ukladu dekodujaco-kombi- nujacego w zaleznosci od sygnalów podanych na wejsciach tego ukladu w objasnianym przyklado¬ wym rozwiazaniu ukladu wedlug wynalazku, oraz na fig. 3 podano tablice wyjasniajaca, poprzez podanie mozliwych zestawów sygnalów wyjscio¬ wych wspomnianego ukladu dekodujaco-kombinu- jacego,. mozliwe sposoby dzialania ukladu wedlug wynalazku dla kazdej z ¦mozliwych konfiguracji wartosc bitów w ustalonym polu rejestru wyjs¬ ciowego pamieci sterowania.Pamiec sterowania — PST przeznaczona jest do przechowywania mikrorozkazów, czyli slów za¬ wierajacych zestaw kodów mikroczynnosci, które zajsc maja w maszynie po odczytaniu mikroroz¬ kazu z pamieci sterowania.Rejestr wyjsciowy pamieci sterowania — RWY7 ^przeznaczony jest do przechowywania slów odczy¬ tanych z pamieci sterowania podczas calego cyklu wykonania mikrorozkazu.Rejestr adresowy pamieci sterowania RAD prze¬ znaczony jest do sterowania ukladami wybieraja- 5 cymi pamieci sterowania, które na podstawie za¬ wartosci wspomnianego^ rejestru adresowego wy¬ bieraja slowo pamieci sterowania, które zostaje nastepnie odczytane do rejestru wyjsciowego RWY.W slowie mikrorozkaziu przechowywanym w re- 10 jestrze wyjsciowym RWY wyróznia sie nastepuja¬ ce istotne dla wynalazku czesci: czesc A, zawiera¬ jaca bity od 0 do 8, stanowiaca adres pamieci ste¬ rowania, który moze byc wykorzystany do wy¬ brania nastepnego slowa tej pamieci, które bedzie 15 wprowadzone do rejestru wyjsciowego RWY; czesc K, zawierajaca bity 9 i 10, stanowiaca klucz mikrorozkazu; czesc O, zawierajaca bity od 14 do 49, stanowiace zestaw kodów mikroczynnosci, które maja byc wykonane w ukladach maszyny 20 w czasie trwania cyklu danego 'mikrorozkazu.W sklad ukladu przedstawionego na fig. 1 wcho¬ dza dodatkowo: dwa 9-cio bitowe rejestry liczniki, rejestr —- licznik pierwszy Li i rejestr — licznik drugi L2, posiadajace zdolnosc wykonywania ope- ^ racji nastepnika na swojej zawartosci przy poda¬ niu sygnalu na ich wejscie oznaczane symbolem NS, które sluza do zapamietywania przesylanych do nich bitów z czesci A rejestru wyjsciowego RWY; ' 30 — dwa 2-u bitowe rejestry, a mianowicie rejestr klucza pierwszy RKi i rejestr klucza drugi RK2, sluzace do zapamietywania przeslanych do nich bitów z czesci K rejestru wyjsciowego RWY; — generator impulsów czasowych ZEGAR, slu¬ zacy do generowania raz w ciagu trwania cyklu mikrorozkazu po jednym impulsie kolejno na kaz¬ dym ze swoich wyjsc T0, Tu T2, T3 w odstepach czasu wyznaczonych przez parametry czasowe ele¬ mentów wchodzacych w sklad ukladu wedlug ni¬ niejszego wynalazku, przy czym generator ZEGAR nie stanowi niezbednego elementu rozwiazania ukladu wedlug wynalazku przedstawionego na fig. 1, dostarczajac jedynie impulsów warunkujacych chwile czasowe wykonywania sie rozmaitych prze¬ slan informacji w tym ukladzie ten sam efekt mozna wyikonac droga opózniania odpowiednich sygnalów sterujacych w objasnianym ukladzie; — uklad porównujacy PK, który jest ukladem kombinujacym o dowolnej strukturze logicznej i zawiera jednobitowy poduklad pamietajacy ZK o 50 wyjsciach Z i Z, przeznaczony do porównywania na zgodnosc wartosci bitów pola K rejestru wyjs¬ ciowego RWY z wartosciami bitów zapamietanych w jednym z rejestrów klucza RKi lub RK2 i zapa¬ mietania wyniku porównania, przy obecnosci syg¬ nalu t0 pochodzacego z wyjscia TQ generatora ZEGAR w podukladzie ZK, w taki sposób, ze gdy nastapila zgodnosc 'sygnal istnieje na wyjsciu Z, a gdy nastapila niezgodnosc sygnal istnieje na — co wyjsciu Z wspomnianego podukladu ZK, przy czym wyjscia Z i Z sa jednoczesnie wyjsciami ukladu porównujacego FK; — uklad pamieciowy ji, zbudowany z dwu je- dnoibitowych ukladów pamietajacych Jtx i ji2, po- 65 8 siadajacych dwa stany stabilne 0 i 1, majacy wyjs¬ cia Jtj, Jtj, jt2, jt2, który moze znalezc sie w jednym z trzech stanów Okreslonych nastepujacymi sta¬ nami ukladów pamietajacych odpowiednio jix i Jt2, a mianowicie 00, 10 oraz 11, oraz odpowiednio na¬ stepujacymi wartosciami sygnalów na wyjsciach ^i, fli, fy, K2 a mianowicie 0101, 1001 oraz 1010, którego stan przy odpowiednich konfiguracjach bitów w polu TYP rejestru Wyjsciowego RWY decyduje o tym do którego z rejestrów — liczni¬ ków Lj albo L2 oraz rejestrów klucza RKX albo RK2 moze nastapic zapis informacji z rejestru wyjsciowego RWY, z którego z rejestrów — licz¬ ników Lj albo L2 moze nastapic przeslanie infor¬ macji do rejestru adresowego RAD oraz stan którego z rejestrów klucza RKj albo RK2 ma zo¬ stac porównany w ukladzie porównujacym PK; — uklad dekodujaco-kombinujacy UDK, stano¬ wiacy logiczny uklad kombinacyjny posiadajacy jedenascie wyjsc, na którego wejscia za posred¬ nictwem szyn i torów informacyjnych podane sa sygnaly informacyjne reprezentujace soba odpo¬ wiednio wartosci bitów zapisanych na pozycjach 11, 12, 13 w polu TYP rejestru wyjsciowego RWY, stany wyjsc Jtj, ji,, jt2, ji2 ukladu pamieciowego Jt, stany wyjsc W i W podukladu warunkujacego WAR, stany wyjsc Z i Z ukladu porównujacego PK, i który w zaleznosci od wartosci wyzej wy¬ mienionych sygnalów podanych na jego wejscia generuje na swoich wyjsciach S0, Sl5 ... S10 sygnaly wyjsciowe s0, s2... s10, sluzace do sterowania ope¬ racjami zachodzacymi w omawianym ukladzie wedlug wynalazku, a których dokladne znaczenie dla dzialania ukladu sterujacego przedmiot niniej¬ szego wynalazku podane bedzie ponizej. — zespól szyn przesylowych skladajacych sie z torów informiacyjinydh, oznaczonych na fig. 1 gru¬ bymi liniami ze strzalkami oznaczajacymi kieru¬ nek przesylania informacji, sluzacych do przesy¬ lania informacji na drogach miedzy rejestrami i urzadzeniami; ~ — zbiór elementów wielokrotnego iloczynu lo¬ gicznego 2, 3, 4, 5, 6, 9, 10, 11, 12, z których kazdy dziala w ten sposób, ze sygnal pojawiajacy sie w kazdym z torów szyny wychodzacej z elementu jest iloczynem logicznym sygnalu w odpowiada¬ jacym mu torze szyny przesylowej dochodzacej do elementu oraz sygnalów bramkujacych przylozo¬ nych na wejscia oznaczone na fig. 1 cienkimi linia¬ mi ze strzalkami dochodzacymi do wspomnianych elementów, przy czym wyzej wymienione elementy wielokrotnego iloczynu logicznego umieszczone miedzy odcinkami wymienionych szyn przesylo¬ wych w sposób pokazany na fig. 1, steruja prze¬ sylaniem informacji w tych szynach, tak, ze: prze¬ sianie zawartosci pola A rejestru wyjsciowego RWY odpowiednio do rejestru adresowego RAD,. poprzez element wielokrotnej sumy logicznej 1 lub, bezposrednio do rejestru — licznika pierwsze¬ go Lj albo rejestru licznika drugiego L2 ma miej¬ sce przy obecnosci sygnalu tj i odpowiednio syg^ nalu s0 lub Si albo s2; — przeslanie poprzez element wielokrotnej sumy logicznej 1 zawartosci odpowiednio albo rejestru — *67151 9 10 licznika pierwszego Li albo rejestru — licznika drugiego L2 do rejestru adresowego RAD ma miejsce przy obecnosci sygnalu ti oraz odpowied- oio sygnalów s3 albo s4; — przeslanie zawartosci pola K rejestru wyjs- 5 ciowego RWY odpowiednio do pierwszego rejestru klucza RKi albo do< drugiego rejesitru klucza RK2 ma miejisce przy obecnosci sygnalu ti oraz od- nio sygnalów s3 albo s4: — przeslanie zawartosci odpowiednio pierwszego 10 rejestru klucza RK^ albo drugiego rejestru klucza RK2 na wejscia ukladu (porównujacego PK ma miejisce przy obecnosci odpowiednio sygnalu na wyjsciu Jt2 albo Jt2 ulkladu pamieciowego Jt; — przy czym sygnaly s0, Si, s2, s3, s4, Sg, s10 sa 15 sygnalami pochodzacymi odpowiednio z Wyjsc S0, S., S2, S3, S4, S9, S10, ukladu dekodujaco-kombi- nujacego UDK a sygnal tx jest sygnalem pocho¬ dzacym z wyjscia T2 generatora ZEGAR; — elementy wielokrotnej sumy logicznej 1 i 13, 20 z których kazdy dziala w ten sposób, ze sygnal pojawiajacy sie w kazdym z torów informacyj¬ nych nalezacych do szyny przesylowej wychodza¬ cej z elementu jest suma logiczna sygnalów ist¬ niejacych w odpowiadajacych mu torach wszyst- 25 kich szyn dochodzacych do elementu, przy czym element wielokrotnej sumy logicznej 1 laczy szyny przesylowe Wychodzace z elementów wielokrotnego iloczynu 2, 3, 4 w celu przesylania informacji po¬ chodzacej albo z pola A rejestru wyjsciowego 30 RWY albo z rejestru — licznika pierwszego Li albo z rejestru — licznika drugiego L2 do rejestru adresowego RAD a element wielokrotnej sumy logicznej 13 laczy szyny przesylowe wychodzace z elementów wielokrotnego iloczynu 11 i 12 w ce- 35 lu przeslania informacji pochodzacej albo z dru¬ giego rejestru klucza RK2, albo z pierwszego re¬ jestru klucza RKX na wejscie ukladu porównuja¬ cego PK; — elementy iloczynu logicznego 7, 8 zapewnia- 40 jace podanie sygnalów odpowiednio na wejscia NS rejestru — licznika pierwszego L^ albo rejestru — licznika dnugiego L2 przy obecnosci sygnalu t2 oraz sygnalu odpowiednio s5 albo s6; — "elementy iloczynu logicznego 14, 16 zapew- 45 niajace podanie sygnalów na wejscia zapalajace ukladów pamietajacych odpowiednio Jii albo Jt2 przy obecnosci sygnalu t3 oraz sygnalu odpowied¬ nio s9 albo s10; — elementy iloczynu logicznego 15, 17 zapew niajace podanie sygnalów na wejscia gaszace ukla¬ dów pamietajacych odpowiednio Jtj albo Jt2 przy obecnosci sygnalu t3 oraz sygnalu odpowiednio * s7 albo s8; — przy czym w odniesieniu do elementów ilo- 55 czynu logicznego 7, 8, 14, 15, 16, 17 wspomniane sygnaly s5, s6, s?, s8, s9, Sio sa sygnalami pochodza¬ cymi odpowiednio z wyjsc S5, S6, S7, S3, S9, S10 ukladu dekodujaco-kombinujacego UDK a sygnaly t2 i t3 sa sygnalami pochodzacymi z wyjsc odpo- 60 wiednio T2 i T3 generatora ZEGAR.W ukladzie wedlug wynalazku uklad dekodu- jaco-koimbiinujacy UDK, w zaleznosci od wartosci sygnalów informacyjnych podanych na jego wejs¬ cia, generuje na swoich wyjsciach S0, Si .... S10 65 50 jedenascie róznych kombinacji wartosci sygnalów wyjsciowych s0, Si s10 nazywanych dalej ze¬ stawami, przy czym wymienione zestawy sygna¬ lów wyjsciowych s0, Si Si0 pojawiaja sie na wspomnianych wyjsciach ulkladu dekodujaco-kom¬ binujacego UDK przy obecnosci na jego wejsciach wspomnianych sygnalów informacyjnych o wartos¬ ciach podanych w tablicy.W objasnionym rozwiazaniu ukladu wedlug wy¬ nalazku przy obecnosci kazdego ze wspomnianych jedenastu zestawów sygnalów wyjsciowych s<,, S! s10 w kolejnych chwilach to, ti, t2, t3 cyklu mikirorozlkazu wyznaczonych odpowiednio obecnos¬ cia kolejnych sygnalów na wyjsciach T0, Tu T2 T3 generatora ZEGAR, zachodza omówione ponizej w szczególach operacje.W chwili t0 niezaleznie od wartosci sygnalów od Sq do Sio wynik porównania zawartosci pola K rejestru wyjsciowego RWY z zawartoscia jednego z rejestrów klucza RKX albo RK2 ustala nowe wartosci sygnalów na wyjsciach Z i Z ukladu po¬ równujacego PK, a tym samym nowe wartosci sygnalów informacyjnych na odpowiednich wejs¬ ciach ukladu dekodujaco-kombinujacego UDK.W zaleznosci od nowych wartosci sygnalów infor¬ macyjnych oraz od wartosci sygnalów informacyj¬ nych na pozostalych wejsciach ukladu dekoduja¬ co-kombinujacego UDK, przed nadejsciem chwili ti, na wyjsciach wspomnianego ukladu dekodujaco- -kombinujacego UDK pojawia sie odpowiedni ze¬ staw wartosci sygnalów wyjsciowych s0j Si s10, otrzymuje sie bez zmiany az do konca chwili t3.Opisany wyzej przebieg czynnosci powtarza sie niezmiennie w kazdym cyklu miikrorozkazu, wiec w dalszym ciagu rozpatrzone zostana jedynie ope¬ racje zachodzace w chwilach t1; t2, t3 w obecnosci kazdego z zestawów sygnalów s0, sx s10, ozna¬ czonych w tablicy podanej na fig. 2, cyframi rzym¬ skimi od I do XI.Przy obecnosci zestawu I w chwili ti nastepuje przeslanie zawartosci pola A miikrorozkazu z re¬ jestru wyjsciowego RWY do rejestru adresowego RAD oraz do rejestru — licznika pierwszego Lj w chwili t2 dokonuje sie operacja nastepnika na zawartosci rejestru — licznika pierwszego Lx, w chwili t3 brak dzialan w ukladzie wedlug wyna¬ lazku.Przy obecnosci zestawu II w chwili ti nastepuje pirzeslanie zawartosci pola A miikroirozikazu z re¬ jestru wyjsciowego RWY do rejestru adresowego RAD oraz do rejestru — licznika drugiego L2, w chwili t2 dokonuje sie operacja nastepnika na za¬ wartosci rejestru — licznika drugiego L2, w chwili t3 brak dzialan w ukladzie wedlug w7ynalazku.Przy obecnosci zestawu III w chwili ti nastepu¬ je pirzeslanie zawartosci pola A miikrorozkazu z re¬ jestru wyjsciowego RWY do rejestru adresowego RAD, w chwilach t2 i t3 brak dzialan w ukladzie wedlug wynalazku.Przy obecnosci zestawu IV w chwili tj nastepuje przeslanie zawartosci rejestru — licznika pierwsze¬ go Li do rejestru adresowego RAD w chwili t2 dokonuje sie operacja nastepnika na zawartosci rejestru — licznika pierwszego Lj, w chwili t3 brak dzialan w ukladzie wedlug wynalazku.11 Przy obecnosci zestawu V w chwili ti nastepuje przeslanie zawartosci rejestru — licznika drugiego L2 do rejestru adresowego RAD, w chwili t2 do¬ konuje sie operacja nastepnika na zawartosci re¬ jestru — licznika drugiego L2, w chwili t3 brak 5 dzialan w ukladzie wedlug wynalazku.Przy obecnosci zestawu VI w chwili t: naste¬ puje przeslanie zawartosci pola A miikrorozkazu z rejestru wyjsciowego RWY do rejestru adreso¬ wego RAD oraz rejestru — licznika drugiego L2, 10 w chwili t2 dokonuje sie nastepnik zawartosci re¬ jestru — licznika drugiego L:, w chwali tj naste¬ puje ustawienie w stan 1 ukladu pamietajacego Jtj.Przy obecnosci zestawu VII w chwili tx naste¬ puje przeslanie zawartosci pola A mikrorozkazu z rejestru wyjsciowego RWY do rejestru adreso¬ wego RA/D, w chwili t2 brak dzialan w ukladzie wedlug wynalazku, w chwili t3 nastepujace usta¬ wienie w stan i ukladu pamietajacego ji2.Przy obecnosci zestawu VIII w chwili tx naste¬ puje przeslanie zawartosci rejestru — licznika pier¬ wszego Lj do rejestru adresowego RAD, w chwili % dokonuje sie operacja nastepnika na zawartosci rejestru — licznika pierwszego Lj, w chwili t3 na¬ stepuje ustawienie w stan O ukladu pamietaja¬ cego jtj.Przy obecnosci zestawu IX w chwili tl nastepuje przeslanie zawartosci rejestru — licznika drugiego L2 do rejestru adresowego RAD, w chwili t2 do¬ konuje sie operacja nastepnika na zawartosci reje- 30 stru — licznika drugiego L2, w chwili t3 nastepuje ustawienie w stan O ukladu pamietajacego .t:.Przy obecncsci zestawu X w chwili tx nastepuje przeslanie zawartosci pola A mikrorozkazu z reje¬ stru wyjsciowego E^WY do rejestru adresowego RAD oraz rejestru — licznika pierwszego L2, w 35 chwili t2 dokonuje sie operacja nastepnika na za¬ wartosci rejestru — licznika* pierwszego Ia, w chwili t3 nastepuje ustawienie w stan O ukladu pamietajacego jtj.Przy obecnosci zestawu XI w chwili t] naste- 40 puje przeslanie zawartosci pola A mikrorozkazu z rejestru wyjsciowego RWY do rejestru adreso¬ wego RAD oraz rejestru — licznika drugiego L2 w chwili t2 dokonuje sie operacja nastepnika na zawartosci rejestru — licznika drugiego L2, w 4^ chwili t3 nastepuje ustawienie w stan O ukladu pamietajacego jc2.W ukladzie wedlug wynalazku kazdy z zestawów sygnalów wyjsciowych s0, s, s10 na wyjsciach ukladu dekodujaco-kombinujacego UDK, przedsta- 50 wionych na fig. 2 w postaci tablicy zostaje wy¬ generowany przy okreslonym stalym dla kazdego ze wspomnianych zestawów stanie ukladu pa¬ mieciowego. Znaczenie stanu ukladu pamieciowego jt oraz stanu wyjsc ukladu porównujacego PK dla 55 okreslenia sposobu dzialania omawianego rozwia¬ zania ukladu wedlug wynalazku przy obecncsci kazdej z mozliwych konfiguracji wartosci bitów w polu TYP rejestru wyjsciowego RWY wyjasnia szczególowo tablica pokazana na fig.3. 60 Przedmiot wynalazku zostal objasniony na przy¬ kladzie szczególnego rozwiazania ukladu mikro- programowanego sterowania maszyny cyfrowej opartego na tym wynalazku. Alternatywne roz¬ wiazania ukladu moga odbiegac w róznych szcze- 65 12 gólach realizacji od podanego przykladowego roz¬ wiazania ukladu wedlug wynalazku, oraz moga posiadac inne zestawy wartosci sygnalów wyjscio¬ wych generowanych na v yjsciach ukladu dekodu¬ jaco-kombinujacego UDK, powodujace wykonanie sie innych zestawów wymienionych operacji w ukladzie wedlug wynalazku, w innej kolejnosci, jak równiez generowanie zestawów sygnalów wyjs- ciowych ukladu dekodujaco-kombinujacego UDK moze odbyc sie przy innych wartosciach v.upom¬ nianych sygnalów informacyjnych, reprezentuja¬ cych inne stany ukladu pamieciowego jt, ukladu porównujacego PK, inne wartosci bitów zapisa¬ nych w polu TYP mikrorozkazu w rejestrze wyjs¬ ciowym RWY, oraz inne stany ukladu warunku¬ jacego, WAR niz w objasnionym przykladowym rozwiazaniu ukladu wedlug wynalazku, bez odbie¬ gania od istoty i zakresu niniejszego wynalazku. PL PL

Claims (1)

Zastrzezenia patentowe 1. Uklad mikroprogramowanego sterowania ma¬ szyny cyfrowej zawierajacy pamiec sterowania, sluzaca do przechowywania slów mikrorozkazów, zbudowanych z czesci operacyjnej i czesci zawie¬ rajacej adres nastepnego mikrorozkazu, który mo¬ ze byc wykonany, rejestr wyjsciowy pamieci ste¬ rowania, do którego odczytywane sa slowa z tej pamieci, rejestr adresowy pamieci sterowania, do którego wprowadzane sa adresy okreslajace' slowa mikrorozkazów, które maja byc nastepnie odczy¬ tane z pamieci sterowania do wspomnianego re¬ jestru wyjsciowego, znamienny tym, ze ma dodat¬ kowo dwa rejestry, a mianowicie rejestr — licznik pierwszy (La) oraz rejestr — licznik drugi (L2), majace zdolnosc sterowanego wykonania operacji przeksztalcenia swojej zawartosci w ustalony spo¬ sób logiczny lub arytmetyczny, ma drogi prze¬ sylania informacji laczace kazdy z wymienionych rejestrów — liczników z rejestrem wyjsciowym (RWY) pamieci sterowania, sluzace do wykonywa¬ nia operacji przeslania bitów czesci adresowej mi¬ krorozkazu z rejestru wyjsciowego (RWY) pamieci sterowania albo do rejestru — licznika pierwszego (L4) albo do rejestru — licznika drugiego (L2), oraz cdrebne drogi przesylania informacji laczace kazdy z rejestrów — liczników oraz rejestr wyjs¬ ciowy (RWY)'pamieci sterowania z rejestrem adre¬ sowym (RAD) pamieci sterowania sluzace do wy¬ konywania operacji przeslania do rejestru adreso¬ wego (RAD) pamieci sterowania, albo zawartosci rejestru — licznika pierwszego (Lj) albo zawar¬ tosci rejestru — licznika drugiego (L2) albo bitów czesci adresowej mikrorozkazu rejestru wyjscio¬ wego "(RWY) pamieci sterowania, przy czym wy¬ mienione wyzej operacje przesylania dokonuja sie w zaleznosci od sygnalów sterujacych wytworzo¬ nych przez uklad dekodujaco-kombinujacy (UDK), a ponadto uklad sterowania mikroprogramowanego posiada takze uklad pamieciowy (jt), który decy¬ duje o tym czy wyzej wymienione operacje maja dotyczyc rejestru — licznika pierwszego (La) czy rejestru — licznika drugiego (L2) czy tez zadnego z tych rejestrów, tak, iz sygnaly reprezentujace stan ukladu pamieciowego (jt) sa kcmbinowsne lo-67151 13 gicznie w ukladzie dekodujaco-kombinujacym (UDK) z sygnalami-reprezentujacymi wartosci bi¬ tów z ustalonego pola czesci operacyjnej mikrcroz- kazu z rejestru wyjsciowego (RWY) pamieci ste¬ rowania oraz z sygnalami reprezentujacymi stan 5 okreslonych urzadzen pamieciowych maszyny, w celu wygenerowania sygnalów sterujacych prze¬ znaczonych do sterowania elementami bramkuja¬ cymi umieszczonymi na drogach przesylania in¬ formacji oraz przeznaczonych do sterowania wy- 10 konaniem operacji przeksztalcenia zawartosci re¬ jestru — licznika pierwszego (Lj) albo zawartosci rejestru — licznika drugiego (L2), a takze w celu wygenerowania sygnalów ustalajacych stan ukladu pamieciowego (;t), przy czym uklad ma dodatkowo jg dwa rejestry a mianowicie pierwszy rejestr klu¬ cza (RKj) oraz drugi rejestr klucza (RK2) a takze uklad porównujacy (PK). 2. Uklad wedlug zastrz. 1, znamienny tym, ze pierwszy rejestr klucza (RKX) oraz drugi 'rejestr 20 klucza (RK2) sa polaczone dodatkowymi drogami przesylania informacji z rejestrem wyjsciowym (RWY) pamieci sterowania, pozwalajacymi na wy¬ konanie operacji przeslania bitów informacji z dodatkowego ustalonego pola czesci operacyjnej mikrorozkazu z rejestru wyjsciowego (RWY) albo do pierwszego rejestru klucza (RKX) albo do dru¬ giego rejestru klucza (RK2) oraz zawiera uklad porównujacy (PK), polaczony odrebnymi drogami przesylania informacji z rejestrem wyjsciowym (RWY) pamieci sterowania, a takze z kazdym z rejestrów klucza który realizuje operacje porów¬ nania identycznosci, wprowadzonych na jego wejs¬ cia poprzez odrebne drogi przesylania informacji, bitów informacji zapisanych w dodatkowym, usta¬ lonym polu czesci operacyjnej mikrorozkazu w rejestrze wyjsciowym (RWY) pamieci sterowania oraz bitów informacji zapisanych albo w pierw¬ szym rejestrze klucza (RKj) albo w drugim reje¬ strze klucza (RK2) i zapamietuje wynik porówna¬ nia, przy czym wymienione powyzej operacje wy¬ konywane sa w zaleznosci od dodatkowych syg¬ nalów sterujacych wygenerowanych przez uklad dekodujaco-kombinujacy (UDK), a uklad pamie¬ ciowy (jt) decyduje dodatkowo czy wyzej wymie¬ nione operacje maja dotyczyc pierwszego rejestru 45 klucza (RKi) czy drugiego rejestru klucza (RK2), czy tez zadnego z rejestrów klucza, a wynik po¬ równania zapamietany w ukladzie porównujacym 30 35 40 14 (*?K) ma wplyw na operacje zachodzace w ukla¬ dzie tak, iz uklad dekodujaco-kombinujacy (UDK) realizuje kombinacje logiczne sygnalów reprezen¬ tujacych stan ukladu pamieciowego (jt), z sygna¬ lami reprezentujacymi wynik porównania zapa¬ mietany w ukladzie porównujacym (PK) z sygna¬ lami reprezentujacymi wartosci bitów z ustalone¬ go pola czesci operacyjnej mikrorozkazu z reje¬ stru wyjsciowego (RWY) pamieci sterowania oraz z sygnalami reprezentujacymi stan okreslonych urzadzen pamieciowych maszyny w celu wygene¬ rowania wspomnianych dodatkowych sygnalów sterujacych przeznaczonych do sterowania ele¬ mentami bramkujacymi umieszczonymi na dro¬ gach przesylania informacji, a takze w celu wy¬ generowania sygnalów sterujacych i innych syg¬ nalów, spelniajacych uprzednio okreslone funkcje. 3. Uklad wedlug zastrz. 1 i 2, znamienny tym, ze zawiera dowolna ilosc rejestrów — liczników i rejestrów klucza posiadajacych identyczne wlas¬ nosci jak rejestry — liczniki (Lx i Lfe) oraz reje¬ stry — klucza (RK: i RK2), polaczonych odppwiec- nia iloscia dróg przesylania informacji z rejestrem wyjsciowym (RWY) pamieci sterowania, rejestrem adresowym (RAD) pamieci sterowania oraz ukla¬ dem porównujacym (PK), spelniajacych funkcje analogiczne jak drogi przesylania informacji przy czym uklad pamieciowy (ji) oraz uklady porów¬ nujace (PK) spelniaja funkcje identyczne jak uklady pamieciowy (jt) i porównujacy (PK), lecz odnoszace sie do wszystkich rejestrów — liczni¬ ków oraz wszystkich rejestrów klucza, a uklad dekodujaco-kombinujacy (UDK) spelnia funkcje identyczne jak uklad dekodujaco-kombinujacy (UDK), lecz generuje sygnaly sterujace oraz inne sygnaly zapewniajace odpowiednio sterowanie przesylaniem informacji w ukladzie mikroprogra¬ mowanego sterowania poprzez sterowanie elemen¬ tami bramkujacymi umieszczonymi na wszystkich drogach przesylania informacji oraz stercwTanie wykonaniem operacji przeksztalcenia zawartosci kazdego z rejestrów — liczników wchodzacych w sklad mikroprogramowanego sterowania, a takze ustalanie stanu ukladu pamieciowego (ji). 4. Uklad wedlug zastrz. 1—3, znamienny tym, ze na drogach przesylania informacji znajduja sie elementy realizujace dowolne logiczne funkcje try¬ wialne. ERRATA Lam 8 wiersz 26 jest: stany wyjsc W i W powinno byc: stany wyjsc W i W Lam 9 wiersz 8 jest: odnio sygnalów s3 albo s4: powinno byc: odpowiednio sygnalów s9 albo s10: Lam 10 wiersz 32 jest: otrzymuje powinno byc: utrzymuje Lam 14 wiersz 43 jest: mikroprogramowanego powinno byc: ukladu mikroprogramowanegoKI. 42m3, 9/12 67151 MKP G06f 9/12 Do ukladów maszyny Sygnaly wyjsciowe Nr. ratawu x ii iii IV V YI VII VIII IX X Xi UOK SoSiSi $% 04S5StSjSs $*$» 110001 0 0 0 0 0 1O10C01OOO0 1 0000000000 00010100000 00001 010 000 10100010010 10000000001 0 0 0 1 0 4 0 10 0 0 OO0O1 G 1 0 100 11000101000 10100010100 Sygnaly mi TYP 131211 000 001 100 •101 1 i 0 1 1 1 0 0 0 0 0 1 1 01 111 0 0 0 0 0 1 0 10 0 11 1 o-i 111 001 0 11 001 0 11 0*1 0 0 1 A 0 1 0 0 1 1 10 0 101 110 111 1 0 0 101 110 1 1 1 110 110 I liii Ma 0101 0101 0 10 1 0 10 1 0 101 0 10 1 10 0 1 1001 4001 1001 1010 1010 1010 1010 10 10 1010 0101 0 1 c 1 1 0 0 1 10 0 1 0 10 1 0 10 1 10 0 1 1001 1001 4 0 0 1 10 0 1 10 01 1010 1010 1 0 10 1/1 0 1001 10 10 . . I sciowe WAR 0 0 u 0 * 9 0 4 0 0 1 01 0 3 9 $ 0 * 0 0 9 0 0 1 * 0 1 0 1 0 1 0 1 0 9 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 0 1 0 0

1. . $ 0 1 0 1 0 ! PK 21 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 (9 0 0 0 0 0 0 0 0 0 1 0 0 i 0 0 0 0 0 0 0 0 i 0 0 0 0 0 0 j 0 0 i 0 0 i 0 3 1 0 0 0 j 0 0 ! 0 0 I 1 0 0 0 I 0 0 I 4 oznacza O Lubi Fig. 131211 000 001 010 011 100 101 1 1 0 1 1 1 0 0 10 11 0 0 10 11 0 0 10 11 0 0 1 0 11 0 0 1 0 11 0 0 10 11 0 0 1 0 11 0 0 1 0 11 0 0 1 0 11 0 0 10 11 0 0 10 11 0 0 10 11 0 0 1 0 11 WAR fifi 0 0 0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 1 0 1 01 1 0 1 0 1 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 PK 22 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 O 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 0 1 0 1 1 0 1 0 1 0 Nr. zestawu sygn. So,Si-Sio 1 II iii 1 li Hi 17 V III VI VII III VI ni ni IV v ni 1 VIII IX I II III 1 1 ! VIII IX 1 I j VIII IX i XI z ni 1 1 viii ; IX 1 oznacza Olubl Fig. 3 PZG w Pab., zam. 1925-72, nakl. 100+20 egz. Cena zl 10,— PL PL