PL64267B1 - - Google Patents

Description

12 10 | vo 0 0 1 1 R2o 0 1 0 1 R2a 0 1 0 1 Qi Q2 Q2 Qi Dla Q3 i Q4 odpowiada: | VO | ASo 0 0 1 1 0 1 0 1 Q4 . Qs Q3 Q4 1 PL PL

Claims (4)

1. Zastrzezenia patentowe 1. Sposób dwójkowego dzielenia nierestytucyjne- go w elektronicznych maszynach cyfrowych, przy którym reprezentacja liczby ujemnej jest jej uzu¬ pelnienie dwójkowe, przy czym podstawowa ope¬ racja przesuniecia dzielnej, wzglednie reszty jest wykonywana w urzadzeniu pamieciowym przesu¬ wanym w kierunku bitów bardziej znaczacych, a dodawanie wzglednie odejmowanie dzielnika od reszty wzglednie od najwyzszych bitów dzielnej v nastepuje w sumatorze, znamienny tym, ze prze¬ suniecie nastepuje wtedy, gdy równe sa sobie dwa najbardziej znaczace bity dzielnej wzglednie resz¬ ty czesciowej, przy czym na kazdy bit przesunie¬ cia wyznaczony zostaje jeden bit ilorazu w zalez¬ nosci od znaku dzielnej wzglednie reszty oraz dzielnika i ze bitem tym jest jedynka, jezeli te znaki sa rózne, jezeli jednak zawartosci dwóch najbardziej znaczacych bitów dzielnej wzglednie reszty sa rózne, to przy niejednakowych znakach dzielnej wzglednie reszty i dzielnika nastepuje dodawanie, a w przypadku przeciwnym odejmo¬ wanie dzielnika polaczone z nastepujacym po nim przesunieciem reszty o jeden bit, przy czym wy¬ znaczony zostaje jeden bit ilorazu, a bitem tym jest jedynka, jezeli reszta i dzielnik maja jedna- 25 30 35 40 45 50 55 kowe znaki, i ze po obliczeniu ostatniego bitu ilo¬ razu zostaje utworzony nastepnik ilorazu przy po¬ mocy sumatora w przypadku, gdy dzielnik jest ujemny i reszta koncowa równa zeru, a takze w przypadku, gdy -dzielna i dzielnik maja rózne znaki, a reszta koncowa jest rózna od zera.

2. Sposób wedlug zastrz. 1, znamienny tym, ze przesuniecie nastepuje wtedy, gdy dwa najbar¬ dziej znaczace bity dzielnej wzglednie reszty czes¬ ciowej sa jednakowe, przy czym na kazdy bit przesuniecia wyznaczony zostaje jeden bit ilorazu na podstawie znaku reszty czesciowej i dzielnej i ze bitem tym jest jedynka, jezeli znaki te sa rózne, jezeli jednak dwa najbardziej znaczne bity dzielnej wzglednie reszty czesciowej sa rózne, to przy róznych znakach dzielnej wzglednie reszty czesciowej i dzielnika nastepuje dodawanie, a w przeciwnym przypadku odejmowanie dzielnika po¬ laczone z nastepujacym po tej operacji przesunie¬ ciem reszty o jeden bit, przy czym wyznaczony zostaje jeden bit ilorazu, który jest jedynka je¬ zeli reszta i dzielna maja jednakowe znaki i ze po obliczeniu ostatniego bitu ilorazu utworzony zo¬ staje nastepnik ilorazu przy pomocy sumatora w przypadku, gdy reszta koncowa jest równa zeru i dzielna jest ujemna, ze zawartosc bitów ilorazu odpowiada modulowi ilorazu i ze przy róznych znakach dzielnej i dzielnika wykonywane jest do¬ datkowo jedno uzupelnienie ilorazu przy pomocy sumatora.

3. Sposób wedlug zastrz. 1 i 2, znamienny tym, ze w ostatnim kroku dzielenia, w którym wyzna¬ czony zostaje jeden bit ilorazu, wykonywana jest operacja dodawania lub odejmowania dzielnika, której nie towarzyszy nastepujace po niej prze¬ suniecie, i ze przy obliczaniu reszty koncowej wykonywana jest jeszcze jedna operacja, która polega na dodaniu wzglednie na odjeciu dzielnika i ze operacja ta nastepuje w przypadku, gdy dziel¬ na jest dodatnia i nieskorygowana reszta ujem¬ na, a takze w przypadku, gdy dzielna jest ujem¬ na, a nieskorygowana reszta rózna od zera, przy czym jezeli dzielna jest ujemna, a nieskorygowa¬ na reszta jest takze ujemna, to ta nieskorygowana ' reszta jest zawsze reszta koncowa, o ile tylko reszta skorygowana nie jest równa zeru, gdyz w tym przypadku do miejsca pamieci do przecho¬ wywania reszty koncowej wprowadzone zostaje zero.

4. Urzadzenie do stosowania sposobu wedlug zastrz. 1—3, w sklad którego wchodzi przesuwa¬ ny rejestr do przechowywania dzielnej wzglednie reszty i ilorazu, rejestr do przechowywania dziel¬ nika i równolegly sumator do wykonywania do¬ dawania lub odejmowania dzielnika od dzielnej wzglednie reszty czesciowe, znamienne tym, ze posiada pierwszy uklad logiczny (QEV), którego wejscia sa polaczone z najbardziej znaczacymi bi¬ tami rejestru (Rl) dzielnika, albo z tym bitem i z rejestrem (DV) znaku dzielnej, a takze z dwo¬ ma najbardziej znaczacymi bitami rejestru dzielnej, i ze uklad ten sluzy do wytwarzania sygnalów do sterowania sumatora, sygnalów do przesuwania i sygnalów do tworzenia bitów ilo¬ razu, oraz posiada drugi uklad logiczny (QE), któ-64267 13 rego wejscia polaczone sa z najbardziej znacza¬ cym bitem rejestru (Rl) dzielnika, albo z rejes¬ trem (DV) znaku dzielnej i z najbardziej znacza¬ cym bitem wyjscia sumatora (AS), a uklad ten sluzy do wytwarzania dalszych sygnalów do ste¬ rowania tworzenia cyfr ilorazu, a ponadto po¬ siada uklad rozpoznajacy (NU), którego wejscia polaczone sa z czescia rejestru (R2) reszty czes¬ ciowej, przy czym uklad (NU) sluzy do wytwa- 14 rzania sygnalu sterujacego w przypadku, gdy resz¬ ta koncowa jest równa zeru, jak równiez posiada dalsze uklady (KAI, KA2) logiczne, których wejs¬ cia sa polaczone z najbardziej znaczacymi bitami rejestrów (Rl, R2) dzielnika i dzielnej, z wyjsciem ukladu rozpoznajacego (NU) i z wyjsciem rejes¬ tru (DV) znaku dzielnej, które to uklady sluza do wytwarzania sygnalów sterujacych korekcja ilo¬ razu i reszty z ostatniego kroku dzielenia. ^ QEV PL PL