PL425589A1 - Generator losowy - Google Patents
Generator losowyInfo
- Publication number
- PL425589A1 PL425589A1 PL42558918A PL42558918A PL425589A1 PL 425589 A1 PL425589 A1 PL 425589A1 PL 42558918 A PL42558918 A PL 42558918A PL 42558918 A PL42558918 A PL 42558918A PL 425589 A1 PL425589 A1 PL 425589A1
- Authority
- PL
- Poland
- Prior art keywords
- gpsp
- mux
- outputs
- inputs
- propagation paths
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
Generator losowy (GL) zawiera dwa generatory pierścieniowe z przełączanymi ścieżkami propagacji (GPSP i GPSP'), detektor fazy (DF), układ sterujący (US') oraz siedem układów metastabilnościowych (UM1, UM2, UM3, UM4, UM5, UM6, UM7). Generatory pierścieniowe z przełączanymi ścieżkami propagacji (GPSP i GPSP') zawierają po dwie linie opóźniające (LO1, LO2, LO1', LO2') zamknięte w pętle. Linie opóźniające składają się z elementów opóźniających (EO) połączonych w szeregi włączone pomiędzy wejściami i wyjściami tych linii, a wyjścia (o-LO2, o LO2') drugich w szeregu linii dołączone są także do wyjść (o-GPSP, o-GPSP') generatorów pierścieniowych z przełączanymi ścieżkami propagacji, do których dołączone są wejścia (i1-DF, i2-DF) detektora fazy (DF). Wyjście (o-DF) detektora fazy dołączone jest do głównego wejścia (i-US') układu sterującego (US'), którego wyjście (o-US') dołączone jest do wejść sterujących (s-GPSP, s-GPSP') generatorów z przełączanymi ścieżkami propagacji. Do wyjść obydwu linii opóźniających (o-LO1, o-LO2), (o-LO2', o-LO1') dołączone są wejścia (i0-MUX, i1-MUX), (i0-MUX', i1-MUX') multiplekserów (MUX, MUX'), przeciwnie w każdym multiplekserze, a wyjścia (o-MUX, o-MUX') multiplekserów dołączone są do wejść (i-LO1, i-LO1') pierwszych linii opóźniających. Wejścia sterujące multiplekserów (s-MUX, s-MUX') dołączone są do wejść sterujących (s-GPSP, s-GPSP') generatorów z przełączanymi ścieżkami propagacji. Wyjścia (o-UM1, o-UM2, o-UM3, o-UM4, o-UM5, o-UM6, o-UM7) układów metastabilnościowych dołączone są do wyjść (o1-GL, o2-GL, o3-GL, o4-GL, o5 GL, o6-GL, o7-GL) generatora losowego (GL), przy czym wyjście (o-UM1) pierwszego dołączone jest również do dodatkowego wejścia (r-US') układu sterującego (US'). Wejścia (i1-UM1, i2-UM1, i1-UM2, i2-UM2, i1-UM3, i2-UM3, i1-UM4, i2-UM4, i1-UM5, i2-UM5, i1-UM6, i2-UM6, i1-UM7, i2-UM7) układów metastabilnościowych dołączone są do linii opóźniających (LO1, LO2, LO1', LO2') do wyjść wybranych elementów opóźniających (EO).
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL425589A PL235109B1 (pl) | 2018-05-17 | 2018-05-17 | Generator losowy |
| EP18845061.3A EP3665776B1 (en) | 2017-08-08 | 2018-08-07 | Random number generator |
| US16/637,351 US11366640B2 (en) | 2017-08-08 | 2018-08-07 | Random number generator with a bistable and ring oscillators |
| PL428400A PL246417B1 (pl) | 2017-08-08 | 2018-08-07 | Generator losowy |
| PCT/IB2018/055937 WO2019030667A1 (en) | 2017-08-08 | 2018-08-07 | RANDOM NUMBER GENERATOR |
| PL450740A PL450740A3 (pl) | 2017-08-08 | 2024-12-27 | Generator losowy z generatorem metastabilnościowych interwałów czasowych |
| PL450744A PL450744A3 (pl) | 2017-08-08 | 2024-12-27 | Generator losowy z arbitrem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL425589A PL235109B1 (pl) | 2018-05-17 | 2018-05-17 | Generator losowy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL425589A1 true PL425589A1 (pl) | 2019-11-18 |
| PL235109B1 PL235109B1 (pl) | 2020-06-01 |
Family
ID=68536626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL425589A PL235109B1 (pl) | 2017-08-08 | 2018-05-17 | Generator losowy |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL235109B1 (pl) |
-
2018
- 2018-05-17 PL PL425589A patent/PL235109B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL235109B1 (pl) | 2020-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Petura et al. | A survey of AIS-20/31 compliant TRNG cores suitable for FPGA devices | |
| US5821774A (en) | Structure and method for arithmetic function implementation in an EPLD having high speed product term allocation structure | |
| US10528513B1 (en) | Circuit for and method of providing a programmable connector of an integrated circuit device | |
| EP1150427A2 (en) | Clock control circuit and method | |
| EP3729646A1 (en) | Selectively providing clock signals using a programmable control circuit | |
| KR101125018B1 (ko) | 디지털 지연셀 및 이를 구비하는 지연 라인 회로 | |
| US8248110B1 (en) | Clock switch-over circuits and methods | |
| SE9602458L (sv) | Seriell-parallell- och parallell-seriellomvandlare innefattande frekvensdelare | |
| CN106688182A (zh) | 可编程延迟电路块 | |
| PL425589A1 (pl) | Generator losowy | |
| Kavitha et al. | Design of low power TPG using LP-LFSR | |
| CA3200781A1 (en) | Processor and computing system | |
| KR20050099714A (ko) | 고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템 | |
| Kasunde et al. | Improved Design of Low Power TPG Using LP-LFSR | |
| US7231620B2 (en) | Apparatus, generator, and method for clock tree synthesis | |
| PL425588A1 (pl) | Generator losowy | |
| US10355691B2 (en) | Minimizing information leakage from combinatorial logic | |
| KR20130095377A (ko) | 반도체 집적 회로와 이를 포함하는 장치 | |
| PL425587A1 (pl) | Generator losowy | |
| KR101115474B1 (ko) | 지연회로 | |
| Srinivasarao et al. | Implementation of barrel shifter using diode free adiabatic logic (DFAL) | |
| CN118349215B (zh) | 一种高度灵活的随机数熵源 | |
| US8699550B2 (en) | Phase alignment between phase-skewed clock domains | |
| Babu et al. | Design of multiple-output networks using time domain multiplexing and shared multi-terminal multiple-valued decision diagrams | |
| Mallepalli et al. | Implementation of static and semi-static versions of a 24+ 8× 8 quad-rail NULL convention multiply and accumulate unit |