PL239981B1 - N iskomocowy bufor napięciowy - Google Patents

Abstract

Niskomocowy bufor napięciowy o zmniejszonym błędzie wzmocnienia jednostkowego wykorzystujący różnicowy wzmacniacz MOS sterowany z końcówek podłoża pierwszego tranzystora i drugiego tranzystora pary różnicowej, w którym do wspólnych końcówek źródeł pary różnicowej pierwszego tranzystora (sM1) drugiego tranzystora (sM2) podłączone są jedne z wrót aktywnego dwójnika (A) o jednostkowym wzmocnieniu napięciowym, zaś drugie wrota podłączone są do wyjścia bufora (WY), natomiast do wyjścia pierwszego tranzystora (dM1) pary różnicowej podłączony jest wzmacniacz (B) przenoszący sygnał do wyjścia bufora (WY).

Description

PL 239 981 B1

Opis wynalazku

Przedmiotem wynalazku jest niskomocowy bufor napięciowy o zmniejszonym błędzie wzmocnienia jednostkowego mający zastosowanie w układach analogowych, takich jak np. matryce sensorów wizyjnych CMOS.

W znanych rozwiązaniach układowych buforów napięciowych zmniejszenie błędu wzmocnienia jednostkowego uzyskuje się przez zastosowanie różnorodnych technik, m.in. poprzez zastosowanie ujemnego sprzężenia zwrotnego lub sprzężenia w przód, przy czym sprzężenia te mogą działać w pętlach niezależnych lub pętlach wspólnych, na przykład w postaci tzw. aktywnych pętli błędu. W przypadku klasycznie realizowanych pętli ujemnego sprzężenia zwrotnego korzystnie wpływających na linearyzację charakterystyk transmisyjnych buforów, zasadniczą wadą jest uzależnienie wartości błędu od wartości wzmocnienia różnicowego w otwartej pętli, które zależne jest od wartości prądu polaryzacji oraz wymiarów wejściowej pary różnicowej.

Uzyskanie małej wartości błędu wzmocnienia bufora jest trudne szczególnie w przypadku ograniczenia jego powierzchni struktury krzemowej, napięcia i prądu zasilającego. Taki problem występuje na przykład w analogowych buforach pikseli matryc wizyjnych, gdzie liczba komórek dochodzi nawet do kilkunastu milionów i wymagane jest zastosowanie układów o bardzo małym poborze prądu oraz niewielkiej powierzchni układu scalonego.

Zbliżone rozwiązania buforów CMOS, wykorzystujące ujemne sprzężenie zwrotne, przedstawiono w następujących opisach patentowych: US5113150 i US5239210. Wynalazek opisany w dokumencie US5113150 cechuje się małą powierzchnią układu, ale wymaga relatywnie dużego napięcia zasilającego. Układ przedstawiony w dokumentacji US5239210 charakteryzuje się dużą powierzchnią oraz stosunkowo dużym napięciem zasilającym.

Niskomocowy bufor napięciowy o zmniejszonym błędzie wzmocnienia jednostkowego wykorzystujący różnicowy wzmacniacz MOS sterowany z końcówek podłoża pierwszego tranzystora i drugiego tranzystora pary różnicowej charakteryzuje się według wynalazku tym, że do wspólnych końcówek źródeł pary różnicowej pierwszego tranzystora i drugiego tranzystora podłączone są jedne z wrót aktywnego dwójnika o jednostkowym wzmocnieniu napięciowym, zaś drugie wrota podłączone są do wyjścia bufora. Do wyjścia pierwszego tranzystora pary różnicowej podłączony jest wzmacniacz przenoszący sygnał do wyjścia bufora.

Bufor napięciowy CMOS o zmniejszonym błędzie wzmocnienia jednostkowego posiadający w stopniu wejściowym parę tranzystorów MOS, polaryzowanych za pośrednictwem lustra prądowego, które z układem aktywnego obciążenia, stanowią różnicowy stopień wzmacniający, sterowany z końcówek podłoży tranzystorów pary różnicowej, o bramkach tranzystorów pary różnicowej podłączonych do ujemnego zasilania charakteryzuje się według wynalazku tym, że jako dwójnik aktywny zastosowano trzeci tranzystor o takich samych rozmiarach jak tranzystory pary różnicowej. Trzeci tranzystor podłączony jest źródłem do wyprowadzeń źródeł tranzystorów pary różnicowej, bramką do ujemnego zasilania oraz podłożem i drenem do wyjścia bufora. Natomiast do wyjścia pierwszego tranzystora pary różnicowej podłączony jest bramką tranzystor wzmacniacza, którego dren podłączony jest do wyjścia bufora, a źródło i podłoże podłączone są do ujemnego zasilania.

Korzystnie niskomocowy bufor napięciowy CMOS o zmniejszonym błędzie wzmocnienia jednostkowego charakteryzuje się według wynalazku tym, że tranzystory wzmacniacza, tranzystory aktywnego obciążenia oraz tranzystory układu polaryzacji są sterowane z zacisków podłożowych, natomiast bramki tranzystorów wzmacniacza i aktywnego obciążenia podłączone są do dodatniego zasilania. Bramki tranzystorów układu polaryzacji podłączone są do ujemnego zasilania.

Przedmiotem wynalazku jest niskomocowy bufor napięciowy wykorzystujący wzmacniacz różnicowy MOS z układem obciążenia i polaryzacji oraz z dodatkowym zmodyfikowanym stopniem wyjściowym. Układ pracuje w konfiguracji wtórnika napięciowego z zamkniętą pętlą ujemnego sprzężenia zwrotnego. W stopniu wyjściowym zastosowano aktywny dwójnik przenoszący sygnał sumacyjny do wyjścia układu. Dzięki takiej modyfikacji zmniejszenie błędu wzmocnienia bufora nie wymaga zwiększenia wzmocnienia tranzystorów wejściowej pary różnicowej. W celu obniżenia napięcia zasilającego sygnał wejściowy i sygnał sprzężenia zwrotnego są podłączone do końcówek podłoży odpowiednich tranzystorów pary różnicowej.

Zaletą bufora według wynalazku jest to, że skuteczną minimalizację błędu wzmocnienia jednostkowego osiąga się bez konieczności stosowania tranzystorów pary różnicowej o dużym wzmocnieniu i dużych rozmiarach oraz bez zwiększania prądów polaryzujących. Dodatkowo wykorzystanie końcówek

Claims (2)

1. PL 239 981 B1 podłożowych jako wejść pary różnicowej pozwala na znaczące obniżenie napięcia zasilającego, jak i prądów polaryzacji. Takie cechy są szczególnie korzystne w matrycach sensorów wizyjnych CMOS.

   Przedmiot wynalazku jest bliżej objaśniony w dwóch przykładach wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy bufora, fig. 2 przedstawia schemat szczegółowy bufora, a fig. 3 przedstawia modyfikację układu bufora, wykorzystującą obciążenie aktywne sterowne z końcówek podłoży.

   Schemat blokowy wynalazku przedstawiono na Fig. 1. W układzie bufora do wspólnych końcówek źródeł wejściowej pary różnicowej sM1, sM2, sterowanych z końcówek podłoża bM1 i bM2, podłączone są jedne z wrót aktywnego dwójnika A o jednostkowym wzmocnieniu napięciowym, natomiast drugie jego wrota podłączone są do wyjścia bufora WY. Do wyjścia pary różnicowej dM1 podłączony jest wzmacniacz B przenoszący sygnał do wyjścia bufora WY. W układzie występuje ujemne sprzężenie zwrotne pomiędzy wyjściem bufora WY i ujemnym wejściem pary różnicowej bM2 oraz sprzężenie bezpośrednie przez dwójnik A pomiędzy źródłami pary różnicowej sM1sM2 a wyjściem bufora WY.

   Przykładowa realizacja przedstawiona na fig. 2 posiada w stopniu wejściowym parę tranzystorów MOS M1 i M2, realizujących wraz z układem aktywnego obciążenia (lustro prądowe M4 i M5) i układem polaryzacji (lustro prądowe M8 i M7 oraz źródło prądowe IB1, różnicowy stopień wzmacniający, sterowany z końcówek podłoży tranzystorów pary różnicowej bM1, bM2. Bramki tranzystorów M1 i M2 podłączone są do ujemnego zasilania. Do wyprowadzeń źródeł tranzystorów pary sM1 i sM2 podłączony jest tranzystor M3 o takich samych rozmiarach jak tranzystory pary różnicowej Ml i M2, który realizuje funkcję dwójnika A przedstawionego na fig. 1. Źródło tranzystora sM3 podłączone jest do źródeł tranzystorów sM1 i sM2, bramka gM3 podłączona jest do ujemnego zasilania VSS, natomiast podłoże tranzystora bM3 i dren dM3 podłączone są do wyjścia bufora WY.

   Do wyjścia pary różnicowej dM1 podłączony jest tranzystor M6 w konfiguracji wspólne źródło, realizujący funkcję wzmacniacza B przedstawioną na fig .1.

   Niskomocowy bufor napięciowy CMOS o zmniejszonym błędzie wzmocnienia jednostkowego posiada w stopniu wejściowym parę tranzystorów MOS - M1, M2, polaryzowanych za pośrednictwem lustra prądowego M8, M7, prądem IB1, które z układem aktywnego obciążenia M4, M5 stanowią różnicowy stopień wzmacniający, sterowany z końcówek podłoży tranzystorów pary różnicowej bM1, bM2, o bramkach tranzystorów gM1 i gM2 podłączonych są do ujemnego zasilania. Jako dwójnik aktywny A zastosowano tranzystor M3 o takich samych rozmiarach jak tranzystory M1, M2 podłączony źródłem sM3 do wyprowadzeń źródeł tranzystorów pary sM1 i sM2, bramką gM3 do ujemnego zasilania VSS oraz podłożem bM3 i drenem dM3 do wyjścia bufora WY. Do wyjścia pary różnicowej dM1 podłączony jest bramką tranzystor M6, którego dren podłączony jest do wyjścia bufora WY a źródło i podłoże podłączone są do ujemnego zasilania.

   Na fig. 3 pokazano alternatywną realizację bufora, w której tranzystory wzmacniacza M6, aktywnego obciążenia M4, MS oraz układu polaryzacji M7, M8 są sterowane z zacisków podłożowych, natomiast ich bramki podłączone są do dodatniego M4, MS, M6 i ujemnego M7, M8 zasilania.

   Symbolami VDD oraz VSS oznaczono punkty dołączenia napięciowych źródeł zasilających, natomiast prądowe źródła polaryzujące oznaczono symbolami IB1 oraz 1B2.

   Zastrzeżenia patentowe

   1. Niskomocowy bufor napięciowy o zmniejszonym błędzie wzmocnienia jednostkowego wykorzystujący różnicowy wzmacniacz MOS sterowany z końcówek podłoża pierwszego tranzystora i drugiego tranzystora pary różnicowej znamienny tym, że do wspólnych końcówek źródeł pary różnicowej pierwszego tranzystora (sM1) drugiego tranzystora (sM2) podłączone są jedne z wrót aktywnego dwójnika (A) o jednostkowym wzmocnieniu napięciowym, zaś drugie wrota podłączone są do wyjścia bufora (WY), natomiast do wyjścia pierwszego tranzystora (dM1) pary różnicowej podłączony jest wzmacniacz (B) przenoszący sygnał do wyjścia bufora (WY).
2. 2. Bufor napięciowy CMOS o zmniejszonym błędzie wzmocnienia jednostkowego posiadający w stopniu wejściowym parę tranzystorów MOS (M1, M2), polaryzowanych za pośrednictwem lustra prądowego (M8), (M7), prądem (IB1), które z układem aktywnego obciążenia (M4), (M5) stanowią różnicowy stopień wzmacniający, sterowany z końcówek (b) podłoży tranzystorów