PL216638B1 - Interfejs do komunikacji czujników pomiarowych z magistralą I2C - Google Patents

Description

Przedmiotem wynalazku jest interfejs do komunikacji czujników pomiarowych z magistralą I2C, znajdujący zastosowanie w układach pomiarowych do monitorowania między innymi sygnałów biomedycznych, a także do komunikacji czujników diagnostycznych ze sterownikami elementów wykonawczych przy pomocy magistrali I2C w systemach komputerowych.

W znanych układach pomiarowych do przesyłania danych cyfrowych między scalonymi układami elektronicznymi stosuje się szeregową, dwukierunkową, synchroniczną magistralę I2C (InterIntergrated Circuit), zgodnie ze standardem firmy Philips. Przesyłanie danych cyfrowych magistralą I2C odbywa się po zainicjowaniu transmisji przez urządzenie nadrzędne w postaci mikrokontrolera albo procesora. Urządzenia te zbierają informacje pomiarowe z poszczególnych urządzeń pomiarowych, zawierających przetworniki analogowo-cyfrowe, na wyjściu których generowane są dane w postaci słów cyfrowych w regularnych odstępach czasu.

Znany z opisu patentowego nr PL 196405 interfejs telemetryczny umożliwia przesyłanie drogą radiową biomedycznych danych pomiarowych z urządzenia pomiarowego do komputera. Interfejs zawiera wejście sygnału impulsowego, które jest połączone z blokiem przetwarzania sygnału impulsowego na sygnał cyfrowy. Blok przetwarzania połączony jest poprzez blok pamięci buforowej z blokiem wyjścia danych, który jest połączony z portem komunikacyjnym komputera osobistego. Do wyjścia bloku przetwarzania sygnału impulsowego na sygnał cyfrowy podłączony jest również przetwornik cyfrowo-analogowy z wielokanałowym wyjściem analogowym.

Znany z opisu patentowego nr US 6166673A system akwizycji danych umożliwia zapisywanie słów cyfrowych generowanych przez przetwornik analogowo-cyfrowy w bloku pamięci podzielonym na partycje. Gromadzone słowa cyfrowe mogą być zapisywane do bloku pamięci w porządku innym aniżeli porządek chronologiczny przy jednoczesnym ewentualnym pomijaniu tych słów, które uznaje się za zbędne dla przeprowadzanej później analizy. System zawiera wejście sygnału analogowego oraz wejście sygnału zegarowego połączone z odpowiednimi wejściami przetwornika analogowo-cyfrowego. Wyjście przetwornika analogowo-cyfrowego jest połączone z wejściem decymatora, którego każde wyjście jest połączone za pośrednictwem logiki sprzęgającej z wejściem danych innej partycji bloku pamięci. System zawiera ponadto blok sterujący, którego wejście jest połączone poprzez podzielnik częstotliwości z wejściem zegarowym, a każde wyjście bloku sterującego jest połączone za pośrednictwem logiki sprzęgającej z wejściem sterującym innej partycji bloku pamięci.

Znany z opisu patentowego nr US 5892933A cyfrowy system transmisyjny umożliwia podzielenie magistrali I2C na zestaw separowanych galwanicznie sekcji. Każda sekcja może pracować z inną prędkością transmisji, dopasowaną do możliwości współpracujących z nią podzespołów. System zawiera dwukierunkowy przełącznik analogowy, którego jeden zestaw wejść/wyjść jest połączony z mikrokontrolerem za pośrednictwem interfejsu magistrali I2C pracującego w trybie master. Każdy z pozostałych zestawów wejść/wyjść przełącznika jest połączony z inną sekcją magistrali I2C. Wejścia sterujące przełącznika są połączone z odpowiednim zestawem wyjść mikrokontrolera.

Interfejs, według wynalazku, do komunikacji czujników pomiarowych z magistralą I2C zawierający blok przetwarzania sygnału pomiarowego na sygnał cyfrowy, którego wejście połączone jest z czujnikiem mierzonej wielkości, a wyjście połączone jest z blokiem pamięci buforowej charakteryzuje się tym, że jako blok przetwarzania zawiera asynchroniczny przetwornik analogowo-cyfrowy z wyjściowym sygnałem generowanym w nieregularnych odstępach czasu, którego wyjście połączone jest z wejściem bloku pamięci buforowej, a wyjście bloku pamięci buforowej połączone jest poprzez magistralę wewnętrzną równocześnie z blokiem adresu źródłowego, blokiem rejestrów konfiguracyjnych, blokiem sterującym interfejsu, z którym połączony jest generator wzorcowy, a także z blokiem adresu odbiorcy, blokiem selekcji rejestrów oraz blokiem nadawczo-odbiorczym. Wejścia/wyjścia sterujące bloku sterującego połączone są odpowiednio z asynchronicznym przetwornikiem analogowo-cyfrowym, blokiem pamięci buforowej, blokiem adresu źródłowego, blokiem rejestrów konfiguracyjnych, blokiem adresu odbiorcy danych, blokiem selekcji rejestrów, blokiem nadawczo-odbiorczym oraz z blokiem kontrolnym. Natomiast wyjście bloku nadawczo-odbiorczego jest połączone poprzez sterownik z linią danych magistrali I2C, której linia zegarowa połączona jest poprzez drugi sterownik z wyjściem bloku kontrolnego. Ponadto wyjście zapisu asynchronicznego przetwornika analogowo-cyfrowego połączone jest z wejściem zapisu bloku pamięci buforowej.

Interfejs, według wynalazku, dzięki zastosowaniu bloków adresowych oraz dzięki odpowiednim podzespołom sterowania jego pracą pełni funkcję sprzętowego Mastera, który umożliwia komunikację

PL 216 638 B1 czujników pomiarowych z magistralą I2C w momencie pojawienia się sygnału cyfrowego na wyjściu przetwornika analogowo-cyfrowego i przesyłanie danych pomiarowych, które nie powinny zbyt długo oczekiwać na obsługę, bezpośrednio do ich adresata bez zbędnego pośrednictwa innego urządzenia nadrzędnego podłączonego do magistrali. Równocześnie, dzięki zastosowaniu asynchronicznych przetworników analogowo-cyfrowych udostępniających na swoim wyjściu dane cyfrowe w nieregularnych odstępach czasu, umożliwia obniżenie napięcia zasilania układu, a więc niższy pobór mocy przy niezmienionej równocześnie jakości przetwarzania w porównaniu z dotychczas stosowanymi synchronicznymi przetwornikami analogowo-cyfrowymi. Ponadto dzięki swojej prostocie eliminuje konieczność stosowania mikrokontrolerów pełniących funkcję Master w prostych systemach kontrolno-pomiarowych.

Rozwiązanie, według wynalazku, uwidocznione jest w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy układu interfejsu, a fig. 2 - schemat ideowy bloku nadawczo-odbiorczego interfejsu wraz z blokiem sterownika linii danych, a fig. 3 - schemat ideowy bloku kontrolnego i bloku sterownika linii zegarowej magistrali I2C.

Interfejs, według wynalazku, zawiera asynchroniczny przetwornik analogowo-cyfrowy AADC z wyjściowym sygnałem generowanym w nieregularnych odstępach czasu, którego wyjście połączone jest z wejściem bloku pamięci buforowej BUF typu FIFO (First-in, First-out). Wyjście bloku pamięci buforowej BUF połączone jest poprzez magistralę wewnętrzną BUS równocześnie z blokiem adresu źródłowego SADR, blokiem rejestrów konfiguracyjnych REG, blokiem sterowania CM interfejsu, z którym połączony jest generator wzorcowy RG, a także z blokiem adresu odbiorcy DADR, blokiem selekcji rejestrów SELREG oraz z blokiem nadawczo-odbiorczym SDM. Wejścia/wyjścia sterujące 1, 2, ..., 8 bloku sterującego CM połączone są odpowiednio z asynchronicznym przetwornikiem analogowo-cyfrowym AADC, blokiem pamięci buforowej BUF, blokiem adresu źródłowego SADR, blokiem rejestrów konfiguracyjnych REG, blokiem adresu odbiorcy DADR, blokiem selekcji rejestrów SELREG, blokiem nadawczo-odbiorczym SDM oraz z blokiem kontrolnym SCM. Wyjście bloku nadawczo-odbiorczego SDM jest połączone poprzez sterownik SDD z linią danych SDA magistrali I2C. Linia zegarowa SCL magistrali I2C połączona jest poprzez sterownik SCD z wyjściem bloku kontrolnego SCM. Ponadto wyjście zapisu 9 asynchronicznego przetwornika analogowo-cyfrowego AADC połączone jest z wejściem zapisu 10 bloku pamięci buforowej BUF.

Przetwornik analogowo-cyfrowy AADC interfejsu, według wynalazku (fig. 1) przetwarza wejściowy sygnał analogowy na ciąg impulsów, a następnie na sygnał cyfrowy w postaci słów 8-bitowych, w wyniku cyklicznego pomiaru szerokości impulsów i szerokości przerw między nimi. Słowa cyfrowe jednobajtowe, zwane również oktetami, przekazywane są następnie do bloku buforowej pamięci kolejkowej BUF typu FIFO (First-in, First-ouf), pośredniczącej w przekazywaniu danych cyfrowych na wewnętrzną magistralę BUS, przy czym przetwornik AADC w chwili zakończenia kolejnego cyklu przetwarzania generuje sygnał FIFOWR, który dopisuje następne słowo na koniec kolejki bloku pamięci BUF. Blok sterujący CM interfejsu nadzoruje pracę przetwornika AADC, oraz bloku pamięci buforowej BUF odpowiednio za pośrednictwem sygnałów AADCCTR i FIFOCTR oraz steruje procesem przekazywania pierwszego słowa oczekującego w kolejce bloku pamięci BUF na wewnętrzną magistralę BUS, którą jest ono przesyłane do rejestru nadawczego TDR bloku nadawczo-odbiorczego SDM (fig. 2). Praca bloku SDM sterowana jest wiązką sygnałów sterujących SDACTR, generowanych przez blok sterujący CM, w skład której wchodzą sygnały: RDRRD, RDRSH, TDRWR, TDRSH, ST/SPout, ACK/bit, ACKRD, ARB, SDCLK, ST/SPin i SCLin.

Podczas pracy interfejsu, obecność w bloku pamięci buforowej BUF danych do przesłania na magistralę I2C jest sygnalizowana przez pamięć buforową BUF do bloku sterującego CM za pomocą odpowiedniego sygnału wiązki sygnałów sterujących FIFOCTR. Jednocześnie, sterownik SDD i sterownik SCD kontrolują w sposób ciągły odpowiednio stan linii danych SDA i linii zegarowej SCL magistrali I2C, a gdy na podstawie ich sygnałów wyjściowych detektor transmisji ST/SPDT bloku SDM nie wykryje stanu zajętości magistrali I2C sygnalizowanego za pomocą linii ST/SPin blokowi sterującemu CM, wówczas za pomocą sygnału ST/SPin powoduje, że blok sterujący CM wysyła do bloku SDM sygnał ST/SPout (fig. 2) wiązki sygnałów sterujących SDACTR, który powoduje pojawienie się na wyjściu sterownika SDD symbolu Start.

Po wygenerowaniu symbolu Start na linię danych SDA, blok sterujący CM interfejsu generuje na podstawie sygnału z generatora wzorcowego RG (Reference Generator) sygnał zegara SCLout (fig. 3), wchodzący w skład wiązki sygnałów SCLCTR, który jest następnie przekazywany poprzez blok kontrolny SCM oraz sterownik SCD na linię zegarową SCL.

PL 216 638 B1

Jednocześnie blok sterujący CM za pomocą sygnału TDRWR, wchodzącego w skład wiązki sygnałów SDACTR i synchronicznego z sygnałem SCLout powoduje wpisanie oktetu danych do rejestru nadawczego TDR (Transmiter Data Register) bloku SDM, przy czym oktet danych jest odpowiednio adresem ogólnego wywołania (General Cal!) standardu I2C, przechowywanym w bloku sterującym CM albo adresem urządzenia, będącego odbiorcą danych, przechowywanym w rejestrze bloku adresu odbiorcy DADR (Destination Address Register) w zależności od wybranego rodzaju transakcji w standardzie I2C, a udostępnienie adresu odbiorcy danych z rejestru DADR na wewnętrzną magistralę BUS następuje w wyniku uaktywnienia przez blok sterujący CM wyjścia rejestru DADR odpowiednim sygnałem, wchodzącym w skład zestawu sygnałów DADRCTR.

W rejestrze bloku adresu źródłowego SADR (Source Address Register) interfejsu przechowywany jest adres własny interfejsu, wykorzystywany w czasie prowadzenia transmisji w trybie ogólnego wywołania (General Call). Wartość adresu własnego interfejsu może być definiowana lokalnie za pośrednictwem wejść; s0 - s6 rejestru bloku adresu źródłowego SADR, albo zdalnie przez inne urządzenie (Master) podłączone do magistrali I2C, nie uwidocznione na rysunku.

W rejestrze bloku adresu odbiorcy DADR (Destination Address Register) przechowywany jest adres odbiorcy, pod który przekazywane są dane generowane przez przetwornik AADC, a wykorzystywany w przypadku realizacji transmisji bezpośrednio do wskazanego odbiorcy. Wartość adresu odbiorcy może być definiowana lokalnie za pośrednictwem wejść: d0 - d7 rejestru bloku DADR albo zdalnie przez inne urządzenie (Master) połączone z magistralą I2C.

Dane udostępnione na magistrali BUS są następnie w rejestrze nadawczym TDR bloku SDM poddane konwersji równoległo-szeregowej i nadawane w postaci szeregowej na linię danych SDA magistrali I2C, po uprzednim uzupełnieniu każdego oktetu o dodatkowy bit o wartości logicznej równej jeden, który powoduje wysterowanie przez blok SDM linii danych SDA w nieaktywny stan wysoki i jednocześnie umożliwienie adresowanemu urządzeniu, będącemu odbiorcą danych, wygenerowanie bitu potwierdzenia ACK.

Dane z rejestru nadawczego TDR bloku SDM są transmitowane na linię danych SDA synchronicznie z sygnałem zegara podawanym na linię SCL, przy czym przesuwaniem zawartości rejestru TDR i nadawaniem kolejnych bitów nadawanych oktetów steruje blok sterujący CM za pomocą sygnału TDRSH, wchodzącego w skład wiązki sygnałów SDACTR.

Stan bitu potwierdzenia ACK, nadawanego linią danych SDA przez urządzenie, będące odbiorcą danych, wykrywany jest przez sterownik SDD, a uzyskany sygnał przesyłany jest poprzez blok nadawczo-odbiorczy SDM do bloku sterującego CM za pomocą sygnału ACKRD, wchodzącego w skład wiązki sygnałów SDACTR.

Gdy sygnał ACKRD sygnalizuje, że stan bitu potwierdzenia jest aktywny, czyli równy zero, blok sterujący CM interfejsu powoduje udostępnienie danych na wewnętrzną magistralę BUS z bloku pamięci buforowej BUF typu FIFO za pomocą odpowiedniego sygnału z wiązki sygnałów sterujących FIFOCTR, a następnie za pomocą sygnału zapisu TDRWR zapisanie tych danych do rejestru nadawczego TDR bloku nadawczo-odbiorczego SDM.

Następnie dane wpisane do rejestru nadawczego TDR są transmitowane na linię danych SDA synchronicznie z sygnałem zegara podawanym na linię zegarową SCL, a przesuwaniem zawartości rejestru TDR i nadawaniem kolejnych bitów nadawanych oktetów na linię danych SDA steruje blok sterujący CM za pomocą sygnału TDRSH, dostarczanego do rejestru TDR i wchodzącego w skład wiązki sygnałów SDACTR.

Bezpośrednio po ostatnim bicie danych danego oktetu rejestr TDR nadaje bit o wysokim stanie logicznym, co umożliwia zaadresowanemu urządzeniu przesłanie bitu potwierdzenia ACK pomyślnego odebrania adresu i gotowości ewentualnego przyjęcia kolejnej porcji danych, po czym cykl się powtarza.

Gdy sygnał ACKRD sygnalizuje, że stan bitu potwierdzenia jest nieaktywny, czyli równy jeden, blok sterujący CM interfejsu zaprzestaje generować sygnał SCLout i rozpoczyna generowanie na linii danych SDA symbolu Stop za pomocą sygnału ST/SPout wchodzącego w skład wiązki sygnałów SDACTR.

Jednocześnie w trakcie nadawania każdego bitu oktetu adresu lub oktetu danych i w czasie trwania stanu wysokiego linii zegarowej SCL sterownik SDD linii danych SDA porównuje w sposób ciągły wartość logiczną nadawanych bitów każdego oktetu or az aktualny stan logiczny linii danych SDA, a gdy w trakcie trwania któregokolwiek bitu kontrolowane stany logiczne nie są identyczne, wówczas sygnał ARB generowany przez blok nadawczo-odbiorczy SDM powoduje,

PL 216 638 B1 że blok sterujący CM zaprzestaje generować sygnał SCLout przekazywany dalej przez SCM i SCD na linię zegarową SCL oraz sygnał TDRSH, przesuwający zawartość rejestru TDR i nakazuje ustawienie wyjścia TDR w nieaktywny stan wysoki wpisując do TDR dowolne słowo, którego najstarszy bit ma wartość jeden.

Równocześnie sterownik SCD linii zegarowej SCL porównuje w sposób ciągły stan logiczny sygnału zegara nadawanego na linię zegarową SCL oraz stan logiczny linii SCL. Gdy w trakcie nadawania na linię zegarową SCL sygnału o stanie wysokim linia SCL jest utrzymywana przez inne urządzenie w stanie niskim, oznacza to, że to inne urządzenie żąda spowolnienia prędkości transmisji danych, nadawanych przez interfejs, według wynalazku. Wówczas sterownik SCD przesyła odpowiedni sygnał do bloku kontrolnego SCM, który z kolei generuje do bloku sterującego CM sygnał WAIT, wchodzący w skład zestawu sygnałów SCLCTR, a sygnał WAIT powoduje, że blok sterujący CM wstrzymuje generowanie kolejnych impulsów sygnału TDRSH przesuwających zawartość rejestru TDR oraz impulsów SCLout aż do wycofania sygnału WAIT.

Do interfejsu, według wynalazku, wprowadzane są również dane z magistrali I2C, zawierające adres źródłowy interfejsu, adres odbiorcy, do którego interfejs, według wynalazku, ma przesyłać swoje dane oraz dane konfiguracyjne, które zawierają parametry pracy przetwornika AADC, bloku adresu źródłowego SADR, bloku adresu odbiorcy DADR, bloku selekcji rejestrów SELREG.

Wykrycie przez sterownik SDD zmiany stanu na linii danych SDA magistrali I2C ze stanu wysokiego na niski przy jednoczesnym wysokim stanie linii zegarowej SCL, oznaczającej obecność na linii SDA symbolu Start, a następnie wykrycie przez sterownik SCD sygnału zegara na linii SCL oznacza, że inne urządzenie nadawcze (Master) podłączone do magistrali I2C rozpoczęło nadawanie. Wówczas na podstawie sygnałów ST/SPin i SCLin, generowanych odpowiednio przez blok nadawczo-odbiorczy SDM (fig. 2) i blok kontrolny SCM (fig. 3), blok sterujący CM generuje synchroniczny z sygnałem SCLIN, sygnał RDRSH, który po przesłaniu do rejestru odbiorczego RDR bloku SDM powoduje odbiór danych z magistrali I2C przez ten rejestr RDR, przy czym sygnały ST/SPin i RDRSH wchodzą w skład wiązki sygnałów sterujących SDACTR, a sygnał SCLin wchodzi w skład wiązki sygnałów SCLCTR.

Następnie oktet danych, zawierający adres urządzenia odbiorczego odebrany przez rejestr odbiorczy RDR interfejsu, po konwersji szeregowo-równoległej zostaje udostępniony na wewnętrznej magistrali BUS przez blok sterujący CM za pomocą sygnału RDRRD, który wchodzi w skład wiązki sygnałów sterujących SDMCTR, po czym blok CM odczytuje informację z wewnętrznej magistrali BUS i kontroluje zgodność odebranego adresu z adresem własnym interfejsu.

Gdy występuje zgodność adresu odebranego z linii SDA z adresem własnym interfejsu, przechowywanym w rejestrze adresu źródłowego SADR, blok sterujący CM za pomocą sygnału ST/SPout przesłanego do bloku nadawczo-odbiorczego SDM, powoduje, że w czasie trwania bitu potwierdzenia ACK linia SDA zostaje wysterowana w stan niski, oznaczający gotowość przyjęcia następnych danych. Natomiast w przypadku wystąpienia braku zgodności adresów, blok sterujący CM przesyła na wejście bloku nadawczo-odbiorczego SDM taki sygnał ST/SPout, że linia SDA magistrali I2C w czasie trwania bitu potwierdzenia ACK przyjmuje stan wysoki, oznaczający brak gotowości do odbioru następnej porcji danych.

Po odbiorze oktetu adresu odbiorcy przez interfejs, według wynalazku, i ustawieniu bitu potwierdzenia ACK w stan niski na linii danych SDA, gdy jednocześnie bit R/W następujący bezpośrednio po adresie odbiorcy ustawiony przez urządzenie nadające ma stan niski, do rejestru odbiorczego RDR wprowadzany zostaje z linii danych SDA magistrali I2C za pomocą sygnału RDRSH kolejny oktet danych, zawierający adres rejestru w bloku rejestrów konfiguracyjnych REG albo bloku adresu źródłowego SADR, albo bloku adresu odbiorcy DADR, który po konwersji szeregowo-równoległej zostaje udostępniony na wewnętrznej magistrali BUS przez blok sterujący CM za pomocą sygnału RDRRD, po czym blok CM generuje odpowiedni sygnał, wchodzący w skład wiązki sygnałów SELCTR, który steruje zapisem stanu wewnętrznej magistrali BUS do bloku selekcji rejestrów SELREG. Następnie blok sterujący CM generuje w czasie trwania bitu ACK taki sygnał ST/SPout, który po przesłaniu do bloku nadawczo-odbiorczego SDM powoduje wysterowanie linii danych SDA w stan niski.

Następnie do rejestru odbiorczego RDR wprowadzany zostaje za pomocą sygnału RDRSH kolejny oktet danych, który po konwersji szeregowo-równoległej zostaje następnie udostępniony na wewnętrznej magistrali BUS przez blok sterujący CM za pomocą sygnału RDRRD, po czym blok CM generuje sygnał zapisu stanu wewnętrznej magistrali BUS do odpowiedniego rejestru w bloku reje6

PL 216 638 B1 strów konfiguracyjnych REG, albo w bloku SADR albo do rejestru w bloku DADR, przy czym adres tego rejestru został uprzednio określony oktetem danych zapisanych do bloku selekcji rejestrów SELREG. Następnie blok sterujący CM generuje w czasie trwania bitu ACK taki sygnał ST/SPout, który po przesłaniu do bloku nadawczo-odbiorczego SDM powoduje wysterowanie linii danych SDA w stan niski, po czym blok sterujący CM zwiększa o jeden zawartość rejestru SELREG i cykl się powtarza.

Następnie, po zapisaniu danych do któregokolwiek z rejestrów w bloku rejestrów konfiguracyjnych REG, blok sterujący CM odczytuje stan zmodyfikowanego rejestru w bloku rejestrów konfiguracyjnych REG za pośrednictwem odpowiedniego sygnału, wchodzącego w skład wiązki sygnałów sterujących REGCTR i na tej podstawie określa nowy sposób pracy interfejsu transmisyjnego lub przetwornika AADC za pomocą sygnałów wiązki AADCCTR.

W przypadku, gdy prędkość nadawania danych przez inne urządzenie (Master) podłączone do magistrali I2C jest większa niż prędkość odbioru danych przez interfejs, według wynalazku, wówczas blok sterujący CM za pomocą sygnału STOP spowalnia prędkość nadawania danych przez to urządzenie nadające w taki sposób, że generuje sygnał o niskim stanie na linii wejściowej STOP bloku kontrolnego SCM. który powoduje wydłużenie czasu trwania stanu niskiego aktualnego taktu zegara na linii zegarowej SCL magistrali I2C.

Claims (1)

1. Interfejs do komunikacji czujników pomiarowych z magistralą I2C zawierający blok przetwarzania sygnału pomiarowego na sygnał cyfrowy, którego wejście połączone jest z czujnikiem mierzonej wielkości, a wyjście połączone jest z blokiem pamięci buforowej, znamienny tym, że jako blok przetwarzania zawiera asynchroniczny przetwornik analogowo-cyfrowy (AADC) z wyjściowym sygnałem generowanym w nieregularnych odstępach czasu, którego wyjście połączone jest z wejściem bloku pamięci buforowej (BUF), a wyjście bloku pamięci buforowej (BUF) połączone jest poprzez magistralę wewnętrzną (BUS) równocześnie z blokiem adresu źródłowego (SADR), blokiem rejestrów konfiguracyjnych (REG), blokiem sterującym (CM) interfejsu, z którym połączony jest generator wzorcowy (RG), blokiem adresu odbiorcy (DADR), blokiem selekcji rejestrów (SELREG) oraz blokiem nadawczoodbiorczym (SDM), a wejścia/wyjścia sterujące (1, 2,..., 8) bloku sterującego (CM) połączone są odpowiednio z asynchronicznym przetwornikiem analogowo-cyfrowym (AADC), blokiem pamięci buforowej (BUF), blokiem adresu źródłowego (SADR), blokiem rejestrów konfiguracyjnych (REG), blokiem adresu odbiorcy (DADR), blokiem selekcji rejestrów (SELREG), blokiem nadawczo-odbiorczym (SDM) oraz z blokiem kontrolnym (SCM), natomiast wyjście bloku nadawczo-odbiorczego (SDM) jest połączone poprzez sterownik (SDD) z linią danych (SDA) magistrali I2C, której linia zegarowa (SCL) połączona jest poprzez sterownik (SCD) z wyjściem bloku kontrolnego (SCM), ponadto wyjście zapisu (9) asynchronicznego przetwornika analogowo-cyfrowego (AADC) połączone jest z wejściem zapisu (10) bloku pamięci buforowej (BUF).