PL168233B1 - Sposób i układ sterowaniatranzystora mocy MOS - Google Patents

Abstract

1. Sposób sterowania tranzystora mocy) MOS polegający na podaniu na jego bramkę sygnału napięcia sterującego i równoczesnym odmierzaniu ustalonego okresu czasu za pomocą układu czasowego członu sterowania oraz kontrolowaniu wartości napięcia dren-źródlo po upływie ustalonego okresu czasu za pomocą układu kontroli napięcia członu sterowania i blokowaniu sygnału napięcia sterującego, gdy wartość napięcia dren-źródło jest większa od ustalonego progu, znamienny tym, że gdy napięcie dren-źródło (Vds) tranzystora mocy MOS (T) jest większe od wartości ustalonej przez człon kontrolno-ograniczający (B), to ogranicza się za pomocą tego członu (B) napięcie sterujące bramką tego tranzystora (T) do poziomu określonego zwarunku, ze chwilowawartość prądu drenu (D) tranzystora mocy MOS (T) jest mniejsza od jego dopuszczalnej wartości maksymalnej. 2. Układ sterowania tranzystora mocy MOS połączony ze źródłem napięcia zasilającego układ sterowania, źródłem sygnału napięcia sterującego oraz ze źródłem 1 drenem sterowanego tranzystora mocy MOS, a wyposażony w układ czasowy i układ kontroli napięcia drenżrodło sterowanego tranzystora mocy MOS, znamienny tym, ze ma dodatkowy człon kontrolno-ograniczający (B), którego jedno wejście jest połączone z wejściem członu sterującego (A), a kolejne wejścia są połączone odpowiednio z drenem (D) i źródłem (S) sterowanego tranzystora mocy MOS (T) oraz ze źródłem napięcia (Uzs) zasilającego układ sterowania, natomiast wyjście członu kontrolnoograruczającego (B) jest połączone z bramką (G) sterowanego tranzystora mocy MOS (T).

Description

Przedmiotem wynalazku jest sposób i układ sterowania tranzystora mocy MOS znajdujący zastosowanie w tranzystorowych falownikach napięcia oraz przetwornicach napięcia.

Znany sposób sterowania tranzystora mocy MOS polega na tym, że za pomocą układu sterowania podaje się na jego bramkę napięcie sterujące odpowiednio dodatnie względem jego źródła dla tranzystorów z kanałem typu n i ujemne dla tranzystorów z kanałem typu p. Równocześnie za pomocą członu czasowego układu sterowania odmierza się czas, a po upływie ustalonej jego wartości za pomocą układu kontroli napięcia układu sterowania kontroluje się wartość napięcia między źródłem i drenem sterowanego tranzystora mocy MOS. W przypadku, gdy wartość kontrolowanego napięcia jest wyższa od wartości założonego progu blokuje się za pomocą elementu logicznego układu sterowania napięcie sterujące pracą tranzystora mocy mOs , powodując jego wyłączenie.

Znany z literatury technicznej (katalog firmowy Power MOS Devices - Data Book 1^st EDITION SGS THOMSON Microelectronics 1988 r. str. 134) układ sterowania tranzystora

168 233 mocy MOS zawiera cztery bramki logiczne NAND. Jedno wejście pierwszej bramki jest połączone równocześnie poprzez rezystor i diodę z drenem sterowanego tranzystora mocy MOS, przy czym punkt wspólny rezystora i diody jest połączony poprzez drugi rezystor ze źródłem napięcia zasilającego oraz poprzez trzeci rezystor z masą układu, z którą połączone jest źródło sterowanego tranzystora mocy MOS oraz poprzez kondensator drugie wejście pierwszej bramki logicznej. Wejście to poprzez szeregowo-równoległą gałąź utworzoną z czwartego rezystora i diody zbocznikowanych piątym rezystorem jest połączone również z wyjściem transoptora zasilanego ze źródła napięcia stałego. Wyjście transoptora poprzez kolejny rezystor jest połączone z wejściem całego układu. Wyjście transoptora jest połączone z jednym wejściem drugiej bramki logicznej, której drugie wejście jest połączone z wyjściem pierwszej bramki logicznej, zaś wyjście drugiej bramki logicznej poprzez równolegle połączone kolejne dwie bramki logiczne jest przyłączone do bramki sterowanego tranzystora mocy MOS. Ponadto układ zawiera drugi pomocniczy tranzystor MOS, którego drenjest połączony z bramką sterowanego tranzystora mocy MOS, a źródło jest połączone ze źródłem sterowanego tranzystora mocy MOS, natomiast bramka pomocniczego tranzystora MOS jest połączona z wyjściem drugiej bramki logicznej.

Sposób sterowania tranzystora mocy MOS, według wynalazku, polegający na podaniu na jego bramkę sygnału napięcia sterującego i równoczesnym odmierzaniu ustalonego okresu czasu za pomocą układu czasowego członu sterowania oraz kontrolowaniu wartości napięcia drenźródło po upływie ustalonego okresu czasu za pomocą układu kontroli napięcia członu sterowania i blokowaniu sygnału napięcia sterującego, gdy wartość napięcia dren-źródło jest większa od ustalonego progu charakteryzuje się tym, że gdy napięcie dren-źródło tranzystora mocy MOS jest większe od wartości ustalonej przez człon kontrolno-ograniczający, to ogranicza się za pomocą tego członu napięcie sterujące bramką tego tranzystora do poziomu określonego z warunku, że chwilowa wartość prądu drenu tranzystora mocy MOS jest mniejsza od jego dopuszczalnej wartości maksymalnej.

Układ, według wynalazku, charakteryzuje się tym, że ma dodatkowy człon kontrolno-ograniczający, którego jedno wejście jest połączone z wyjściem członu sterującego, a kolejne wejścia są połączone odpowiednio z drenem i źródłem sterowanego tranzystora mocy mOs oraz ze źródłem napięcia zasilającego układ sterowania, natomiast wyjście członu kontrolno-ograniczającego jest połączone z bramką sterowanego tranzystora mocy MOS.

Człon kontrolno-ograniczający zawiera pierwszy tranzystor, którego baza jest połączona odpowiednio poprzez rezystor z drenem, a poprzez następny rezystor ze źródłem sterowanego tranzystora mocy MOS, ponadto ze źródłem tranzystora mocy MOS jest połączony emiter pierwszego tranzystora, którego kolektor poprzez diodę Zenera jest połączony z wejściem sterującym członu kontrolno-ograniczającego, które jest połączone również z bazami kolejnych dwóch tranzystorów, a kolektory tych tranzystorów połączone są odpowiednio ze źródłem napięcia zasilającego układ sterowania i źródłem sterowanego tranzystora mocy MOS, zaś emiter drugiego tranzystora poprzez szeregowo połączone kolejne dwa rezystory jest połączony z emiterem trzeciego tranzystora, a wspólny punkt rezystorów stanowiący wyjście członu kontrolno-ograniczającego jest połączony z bramką sterowanego tranzystora mocy MOS.

Zaletą rozwiązania według wynalazku jest możliwość ochrony tranzystorów mocy MOS pracujących przede wszystkim z obciążeniem typu indukcyjnego w układach mostkowych przed nadmiernymi wartościami prądów, zwłaszcza w czasie komutacji poprzez ich ograniczenie do z góry przyjętej i bezpiecznej wartości.

Przedmiot wynalazku jest uwidoczniony w przykładowym wykonaniu na rysunku, na którym fig. 1 przedstawia schemat blokowy układu, a fig. 2 - jego schemat ideowy.

Sposób, według wynalazku, polega na tym, że na bramkę G sterowanego tranzystora mocy MOS T podaje się za pomocą członu sterowania A sygnał napięcia sterującego odpowiednio dodatni względem jego źródła S dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p i równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterowania A, utworzonego przez rezystory R3, R4, diodę Dl i kondensator C. Równocześnie z odmierzaniem czasu ogranicza się wartość sygnału napięcia sterującego do poziomu określonego z warunku, że chwilowa wartość prądu drenu D tranzystora

168 233 mocy MOS T jest mniejsza od jego dopuszczalnej maksymalnej wartości i równocześnie kontroluje się napięcie dren-źródło Vds tego tranzystora T, przy czym zarówno ograniczenie sygnału sterującego bramki G jak i kontrolę napięcia dren źródło Vds realizuje się za pomocą członu kontrolno-ograniczającego B. Gdy kontrolowane napięcie Vds ma wartość mniejszą od wartości progowej, ustalonej przez człon B, wówczas za pomocą tego członu B podwyższa się wartość sygnału napięcia sterującego podawanego na bramkę G tranzystora mocy MOS T do wartości poziomu ustalonego przez człon sterowania A, zaś gdy kontrolowane napięcie Vds ma wartość większą od wartości ustalonego progu, wówczas wartość sygnału napięcia sterującego bramki G podtrzymuje się za pomocą członu kontrolno-ograniczającego B na ograniczonym poziomie przez okres czasu ustalony przez układ czasowy członu sterującego A. Po upływie czasu odmierzanego przez układ czasowy członu sterującego A kontroluje się napięcie drenźródło Vds tranzystora mocy MOS T za pomocą układu kontroli napięcia członu sterującego A, utworzonego przez rezystory R5, R6, R7, diodę D2 oraz bramkę logiczną 3, a gdy wartość napięcia dren-źródło Vds jest wyższa od progu ustalonego przez człon sterujący A, wtedy za pomocą elementu logicznego członu sterującego A w postaci bramki logicznej 2, blokuje się sygnał napięcia sterującego podawanego na bramkę G tranzystora mocy MOS T, powodując jego wyłączenie.

Układ, według wynalazku, zawiera człon sterujący A, którego jedno wejściejest połączone ze źródłem napięcia Uzs zasilającego układ sterowania, a drugie jest połączone ze źródłem sygnału napięcia sterującego Ust, zaś kolejne wejścia połączone są odpowiednio z drenem D i źródłem S sterowanego tranzystora mocy MOS T. Wyjście członu sterującego A połączone jest z członem kontrolno-ograniczającym B, którego kolejne wejścia są połączone odpowiednio z drenem D i źródłem S sterowanego tranzystora mocy MOS T ze źródłem napięcia Uzs zasilającego układ sterowania. Wyjście układu kontrolno-ograniczającego B jest połączone z bramką G sterowanego tranzystora mocy MOS T.

Człon sterujący A zawiera dzielnik napięcia utworzony z rezystorów R1, R2, który jednym końcem połączony jest ze źródłem napięcia Uzs zasilającego układ sterowania, a drugim końcem poprzez bramkę logiczną 1 jest połączony zjednym wejściem bramki logicznej 2. Drugie wejście bramki logicznej 2 jest połączone z wyjściem bramki logicznej 3, której jedno wejście jest połączone poprzez szeregowo połączone rezystory R6, R5 ze źródłem napięcia Uzs zasilającego układ sterowania, a poprzez rezystor R7 jest połączone ze źródłem S tranzystora mocy mOs T. Ze źródłem S tranzystora mocy MOS T jest również połączone poprzez kondensator C drugie wejście bramki 3, które poprzez szeregowo-równoległą gałąź utworzoną z rezystorów R3, R4 i diody Dl jest również połączone z wyjściem bramki 1. Punkt wspólny rezystorów R5, R6 jest połączony poprzez diodę D2 z drenem D tranzystora mocy MOS T, natomiast wyjście bramki 2 jest połączone z bramką logiczną 4, której wyjście stanowi wyjście członu sterującego A.

Człon kontrolno-ograniczający B zawiera tranzystor Tl, którego baza jest połączona odpowiednio poprzez rezystor R8 z drenem D, a poprzez rezystor R9 ze źródłem S sterowanego tranzystora mocy MOS T, ponadto ze źródłem S tranzystora T jest połączony emiter tranzystora Tl, którego kolektor poprzez diodę Zenera DZ jest połączony z wejściem sterującym członu kontrolno-ograniczającego B, które jest połączone również z bazami kolejnych dwóch tranzystorów T2, T3, a kolektory tych tranzystorów T2, T3, połączone są odpowiednio ze źródłem napięcia Uzs zasilającego układ sterowania i źródłem S sterowanego tranzystora mocy MOS T, zaś emiter drugiego tranzystora T2 typu n-p-n- poprzez szeregowo połączone rezystory R10, R11 jest połączony z emiterem trzeciego tranzystora T3, typu p-n-p. Wspólny punkt rezystorów R10, R11 stanowiący wyjście członu kontrolno-ograniczającego B jest połączony z bramką G sterowanego tranzystora mocy MOS T.

Działanie układu jest następujące. Z chwilą żądania załączenia tranzystora mocy MOS T z kanałem typu n na wejście członu sterującego A podawany jest sygnał napięcia sterującego Ust zero logiczne, a na jego wyjściu pojawia się sygnał napięcia dodatniego względem źródła S tego tranzystora T. Sygnał ten jest ograniczany przez człon kontrolno-ograniczający B do określonego poziomu, przy którym chwilowa wartość prądu drenu D tranzystora mocy MOS T jest mniejsza od jego dopuszczalnej maksymalnej wartości. Wartość poziomu ograniczenia sygnału napięcia określana jest na podstawie charakterystyk zastosowanego tranzystora

168 233 mocy T. Ograniczany sygnał napięcia sterującego podstawy na bramkę G tranzystora mocy T poprzez rezystor R10 powoduje na niej wzrost napięcia z szybkością określoną stałą czasową będącą iloczynem wartości zastosowanego rezystora R10 oraz pojemności wejściowej bramki G tego tranzystora T. Wzrost napięcia na bramce G powoduje zmniejszenie rezystancji drenźródło sterowanego tranzystora mocy T i wzrost prądu drenu D przy zamkniętym obwodzie obciążenia. Gdy spadek napięcia dren-źródło Vds, kontrolowany przez człon kontrolno-ograniczający B ma wartość mniejszą od wartości ustalonego progu określanego przez parametry elementów członu kontrolno-ograniczającego B, a mianowicie rezystory R8, R9 i tranzystor T1, wówczas człon B powoduje podwyższenie napięcia sterującego podawanego na bramkę G tranzystora T do wartości poziomu ustalonego przez człon sterowania A, w wyniku czego tranzystor T zostaje załączony. W przypadku, gdy w obwodzie obciążenia nastąpi zwarcie, napięcie Vds na tranzystorze mocy MOS T jest wtedy w przybliżeniu równe napięciu jego zasilania Uz, a więc większe od ustalonego progu. Człon B powoduje wówczas podtrzymanie napięcia bramki G tranzystora mocy MOS T ma ograniczonym poziomie określonym sumą wartości napięcia diody Zenera DZ i wartości napięcia nasycenia Uce tranzystora T1. Po upływie ustalonego okresu czasu, odmierzanego przez układ czasowy członu sterującego A, napięcie Vds jest kontrolowane przez układ kontroli napięcia członu sterującego A i gdy jego wartość jest wyższa od progu ustalonego przez człon A, wówczas bramka logiczna 2 członu A powoduje zablokowanie sygnału napięcia sterującego na jego wyjściu, a tym samym wyłączenie tranzystora mocy MOS T.

fig. 2

168 233

fig. 1

Departament Wydawnictw UP RP. Nakład 90 egz.

Cena 1,50 zł

Claims (3)

1. Zastrzeżenia patentowe

   1. Sposób sterowania tranzystora mocy MOS polegający na podaniu na jego bramkę sygnału napięcia sterującego i równoczesnym odmierzaniu ustalonego okresu czasu za pomocą układu czasowego członu sterowania oraz kontrolowaniu wartości napięcia dren-źródło po upływie ustalonego okresu czasu za pomocą układu kontroli napięcia członu sterowania i blokowaniu sygnału napięcia sterującego, gdy wartość napięcia dren-źródło jest większa od ustalonego progu, znamienny tym, że gdy napięcie dren-źródło (Vds) tranzystora mocy MOS (T) jest większe od wartości ustalonej przez człon kontrolno-ograniczający (B), to ogranicza się za pomocą tego członu (B) napięcie sterujące bramką tego tranzystora (T) do poziomu określonego z warunku, że chwilowa wartość prądu drenu (D) tranzystora mocy MOS (T) jest mniejsza od jego dopuszczalnej wartości maksymalnej.
2. 2. Układ sterowania tranzystora mocy MOS połączony ze źródłem napięcia zasilającego układ sterowania, źródłem sygnału napięcia sterującego oraz ze źródłem i drenem sterowanego tranzystora mocy MOS, a wyposażony w układ czasowy i układ kontroli napięcia dren-źródło sterowanego tranzystora mocy MOS, znamienny tym, że ma dodatkowy człon kontrolnoograniczający (B), którego jedno wejście jest połączone z wejściem członu sterującego (A), a kolejne wejścia są połączone odpowiednio z drenem (D) i źródłem (S) sterowanego tranzystora mocy MOS (T) oraz ze źródłem napięcia (Uzs) zasilającego układ sterowania, natomiast wyjście członu kontrolno-ograniczającego (B) jest połączone z bramką (G) sterowanego tranzystora mocy MOS (T).
3. 3. Układ według zastrz. 2, znamienny tym, że człon kontrolno-ograniczający (B) zawiera tranzystor (Tl), którego baza jest połączona odpowiednio poprzez rezystor (R8) z drenem (D), a poprzez rezystor (R9) ze źródłem (S) sterowanego tranzystora mocy mOs (T), ponadto ze źródłem (S) tranzystora mocy MOS (T) jest połączony emiter tranzystora (Tl), którego kolektor poprzez diodę Zenera (DZ) jest połączony z wejściem sterującym członu kontrolno-ograniczającego (B), które jest połączone również z bazami kolejnych dwóch tranzystorów (T2, T3), a kolektory tych tranzystorów (T2, T3) połączone są odpowiednio ze źródłem napięcia (Uzs) zasilającego układ sterowania i źródłem (S) sterowanego tranzystora mocy MOS (T), zaś emiter drugiego tranzystora (T2) poprzez szeregowo połączone rezystory (R10, R11) jest połączony z emiterem trzeciego tranzystora (T3), a wspólny punkt rezystorów (R10, R11), stanowiący wyjście członu kontrolno-ograniczającego (B) jest połączony z bramką (G) sterowanego tranzystora mocy MOS (T).