PL155524B2 - Układ podstawowej jednostki inteligencji - Google Patents

Abstract

Układ podstawowej jednostki inteligencji, zawierający układ wejścia-wyjścia, jednostkę centralną w postaci procesora oraz pamięć stałą i pamięć operacyjną, spośród których układ wejścia-wyjścia stanowi połączenie wewnętrznych magistral z otoczeniem, a magistrala wewnętrzna danych, sterująca i adresowa są przyłączone do procesora, do pamięci stałej i do pamięci operacyjnej, znamienny tym, że układ wejścia-wyjścia zestawiony jest z dwóch niezależnych buforów (1/01) i (1/02), przyłączonych do magistrali sterującej (MSI), magistrali danych (MDI) i magistrali adresowej (MAI), poprzez multiplekser (ΜΡΧ), przy czym bufor (1/02) układu wejściawyjścia przyłączony jest do buforu (1/0) wejścia-wyjścia układu próbkowania i formowania programu (PFP), składającego się z jednostki centralnej (MP2), pamięci stałej (ROM2) oraz pamięci operacyjnej (RAM2), połączonych wspólnie wewnętrzną magistralą danych (MD2), wewnętrzną magistralą sterującą (MS2) oraz wewnętrzną magistralą adresową (MA2), przy pomocy których jest do niego przyłączona dodatkowa pamięć operacyjna (RAM3) oraz sterowany generator liczb losowych (GLL), zaś bufor (1/0) wejścia-wyjścia układu próbkowania i formowania programu (PFP) przyłączony jest do układu kontroli gramatycznej poprawności programu (CU), stanowiącego zwłaszcza oprogramowany komputer,...

Description

RZECZPOSPOLITA

POLSKA

Urząd Patentowy Rzeczypospolitej Polskiej

OPIS PATENTOWY @ PL © 155524 © B2

Numer zgłoszenia: 264704

IntCl⁵:

G06F 15/16

Data zgłoszenia: 17.03.1987

0 Μ10

Układ podstawowej jednostki inteligencji

	©	Uprawniony z patentu: Politechnika Gdańska, Gdańsk, PL
<3/ Zgłoszenie ogłoszono: 21.07.1988 BUP 15/88		Twórcy wynalazku:
(l1) O u^ietemu jratetóu ogłoszono: 31.12.1991 WUP 12/91		Bronisław Jachym, Gdańsk, PL Gerard Wiśniewski, Gdańsk, PL

Układ podstawowej jednostki inteligencji, zawierający układ wejścia-wyjścia,jednostkę centralną w postaci procesora oraz pamięć stałą i pamięć operacyjną, spośród których układ wejścia-wyjścia stanowi połączenie wewnętrznych magistral z otoczeniem, a magistrala wewnętrzna danych, sterująca i adresowa są przyłączone do procesora, do pamięci stałej i do pamięci operacyjnej, znamienny tym, że układ wejścia-wyjścia zestawionyjest z dwóch niezależnych buforów (L/01) i (L/02), przyłączonych do magistrali sterującej (MSI), magistrali danych (MDI) i magistrali adresowej (MAI), poprzez multiplekser (ΜΡΧ), przy czym bufor (1/02) układu wejściawyjścia przyłączony jest do buforu (1/0) wejścia-wyjścia układu próbkowania i formowania programu (PFP), składającego się z jednostki centralnej (MP2), pamięci stałej (ROM2) oraz' pamięci operacyjnej (RAM2), połączonych wspólnie wewnętrzną magistralą danych (MD2), wewnętrzną magistralą sterującą (MS2) oraz wewnętrzną magistralą adresową (MA2), przy pomocy których jest do niego przyłączona dodatkowa pamięć operacyjna (RAM3) oraz sterowany generator liczb losowych (GLL), zaś bufor (1/0) wejścia-wyjścia układu próbkowania i formowania programu (PFP) przyłączonyjest do układu kontroli gramatycznej poprawności programu (CU), stanowiącego zwłaszcza oprogramowany komputer,...

MD1

Układ podstawowej jednostki inteligencji

Claims (1)

1. Zastrzeżenie patentowe

   Układ podstawowej jednostki inteligencji, zawierający układ wejścia-wyjścia, jednostkę centralną w postaci procesora oraz pamięć stałą i pamięć operacyjną, spośród których układ wejściawyjścia stanowi połączenie wewnętrznych magistral z otoczeniem, a magistrala wewnętrzna danych, sterująca i adresowa są przyłączone do procesora, do pamięci stałej i do pamięci operacyjnej , znamienny tym, że układ wejścia-wyjścia zestawiony jest z dwóch niezależnych buforów (L/01) i (1/02), przyłączonych do magistrali sterującej (MSI), magistrali danych (MDI) i magistrali adresowej (MAI), poprzez multiplekser (ΜΡΧ), przy czym bufor (LO2) układu wejścia-wyjścia przyłączony jest do buforu (1/0) wejścia-wyjścia układu próbkowania i formowania programu (PFP), składającego się z jednostki centralnej (MP2), pamięci stałej (ROM2) oraz pamięci operacyjnej (RAM2), połączonych wspólnie wewnętrzną magistralą danych (MD2), wewnętrzną magistralą sterującą (MS2) oraz wewnętrzną magistralą adresową (MA2), przy pomocy których jest do niego przyłączona dodatkowa pamięć operacyjna (RAM3) oraz sterowany generator liczb losowych (GLL), zaś bufor (1/0) wejścia-wyjścia układu próbkowania i formowania programu (PFP) przyłączony jest do układu kontroli gramatycznej poprawności programu (CU), stanowiącego zwłaszcza oprogramowany komputer, a pamięć stała (ROM1) rozbudowana jest o system reprogramowalnych pamięci (EPROM) wraz z układem programującym je (UPR) i są one przyłączone do magistrali sterującej (MSI), magistrali adresowej (MAI) oraz magistrali danych (MDI), do których jest również przyłączana pamięć operacyjna (RAMI).

   Przedmiotem wynalazku jest układ podstawowej jednostki inteligencji przeznaczony do sterowania urządzeniami wykonawczymi.

   Wynalazek dotyczy budowy i eksploatacji cyfrowych układów przetwarzania danych, zwłaszcza układów podstawowych komórek inteligencji przewidzianych do współpracy z jednostką nadzorującą lub też do pracy jako urządzenie autonomiczne o poszerzonym zakresie możliwości przetwarzania.

   Znane są i stosowane liczne rozwiązania cyfrowych układów obróbki danych wstępnych, przeznaczone do sterowania urządzeniami wykonawczymi. Konstruowane są one w oparciu o wykorzystanie pojedynczych systemów mikroprocesorowych, podporządkowanych układom nadzorującym, których nadzór polega nie tylko na podejmowaniu decyzji przez jednostkę nadzorującą, ale również na wyborze wariantu pracy jednostki podporządkowanej. Znane wstępne układy obróbki danych stosowane w mikroprocesorowych urządzeniach sterowania procesami przemysłowymi zawierają zazwyczaj układ wejścia-wyjścia, współpracujący z jednostką centralną, najczęściej mikroprocesorem, pamięcią stałą oraz pamięć zewnętrzną operacyjną. W układach tych bloki wejścia-wyjścia pełnią funkcję wewnętrznych magistrali komunikacyjnych i stanowią połączenia wewnętrznych magistrali komunikacyjnych z otoczeniem, przy czym wewnętrzna magistrala danych oraz magistrala sterująca i adresowa są przyłączone do procesora oraz do pamięci operacyjnej.

   Znane rozwiązania układów wstępnej obróbki danych charakteryzują się przede wszystkim tym, że praca ich ogranicza się do wykonywania programu pochodzącego z zewnątrz. Decyzja i sposób modyfikacji decyzji w traktowaniu danych wejściowych podejmowana jest przez jednostkę nadzorującą, co wydłuża proces reakcji czynnej układu mikroprocesorowego na napływające dane wyjściowe oraz w istotny sposób wydłuża czas kontroli stanu otoczenia przez realizującą ten proces jednostkę centralną. Wszelkie nowe programowe warianty pracy urządzenia wstępnej obróbki danych o znanej budowie są generowane wyłącznie przez system przerwań procesora centralnego, co jest najistotniejszą wadą znanych układów.

   155 524

   Wynalazek rozwiązuje zagadnienie opracowania układu podstawowej jednostki inteligencji, zwłaszcza układu przeznaczonego do sterowania urządzeniami wykonawczymi, w których realizowana jest zdolność układu do samodzielnego modyfikowania już zawartego w nim programu operacyjnego oraz do autogenerowania nowego programu bez konieczności odwoływania się do dyspozycji szczegółowych ze strony jednostki centralnej nadzorującej.

   Układ podstawowej jednostki inteligencji, zawierający układ wejścia-wyjścia, jednostkę centralną w postaci procesora oraz pamięć stałą i pamięć operacyjną, spośród których układ wejściawyjścia stanowi połączenie wewnętrznych magistral z otoczeniem, a magistrala wewnętrzna danych, sterująca i adresowa są przyłączone do procesora, do pamięci stałej i do pamięci operacyjnej ma, według wynalazku, układ wejścia-wyjścia zestawiony z dwóch niezależnych buforów, przyłączonych do magistrali sterującej, magistrali danych i magistrali adresowej, poprzez multiplekser. Jeden z buforów układu wejścia-wyjścia przyłączony jest do odrębnego buforu wejściawyjścia układu próbkowania i formowania programu, składającego się z jednostki centralnej, pamięci stałej oraz z pamięci operacyjnej, połączonych wspólnie wewnętrzną magistralą danych, wewnętrzną magistralą sterującą oraz wewnętrzną magistralą adresową. Za pomocą tych magistral jest do układu próbkowania i formowania programu przyłączona dodatkowa pamięć operacyjna oraz sterowany generator liczb losowych. Wymieniony bufor wejścia-wyjścia układu próbkowania i formowania programu, przyłączony jest do układu kontroli gramatycznej poprawności budowanego programu, stanowiącego zwłaszcza oprogramowany komputer. Pamięć stała jednostki rozbudowana jest o system reprogramowalnych pamięci wraz z układem programującym je. Wymienione jednostki pamięci są przyłączone do magistrali sterującej, magistrali adresowej oraz magistrali danych, do których jest również przyłączana pamięć operacyjna.

   Układ podstawowej jednostki inteligencji według wynalazku, dzięki temu, iż układ nadzorujący jego pracę kontroluje jedynie wyniki pracy jednostki podstawowej i weryfikuje hipotezy generowanych przez nią projektów nowych programów, pozostawia rolę formowania tych hipotez układowi przyporządkowanemu. Taka organizacja pracy nie ogranicza możliwości obsługi przerwań przez procesor układu podstawowej jednostki inteligencji o konstrukcji według wynalazku, które mogą być wymagane z uwagi na wysoką dynamikę rejestrowanych zmian otoczenia. Dzieje się tak dlatego, że modyfikowane programy badawcze lub nowotworzone przez podstawową jednostkę programy badawcze, są tworzone w odrębnym układzie procesorowym stanowiącym jej integralną część składową przyłączoną multiplekserowo do głównego toru obróbki danych, wewnątrz układu podstawowej jednostki inteligencji. W ten sposób uzyskuje się znaczny stopień autonomii działania jednostki. Dodatkową zaletą rozwiązania według wynalazku jest to, iż nowe lub modyfikowane programy działania mogą być budowane w trakcie wykonywania czynności programowych przez tor główny układu podstawowej jednostki i już w postaci gotowej do użycia oczekiwać na realizację, co następuje w drodze realizacji odpowiedniego rozkazu wydanego przez układ nadzorujący w przypadku, gdy podejmuje on decyzję o odrzuceniu wyników uzyskanych na bazie programu przekazywanego do pamięci głównego toru urządzenia. Układ według wynalazku skraca nadto czas reakcji całego systemu sterowania urządzeniami wykonawczymi na zmiany zjawisk otoczenia oraz umożliwia poszukiwanie rozwiązań analizowanego zagadnienia przez budowanie programu krok po kroku, odmiennie, jak to ma miejsce dotychczas metodą poszukiwania po grafie (po drzewie genealogicznym zależności podporządkowanych). Metoda poszukiwania grafu rozwiązań realizowana jest w układzie podstawowej jednostki inteligencji, według wynalazku, programowo i kontrolowana jest przez układ nadzorujący.

   Wynalazek jest szczegółowo opisany na przykładzie jego wykonania i zobrazowany na rysunku, przedsta wiającym schemat ideowy układu podstawowej jednostki inteligencji w wykonaniu maksymalnie uproszczonym.

   Układ podstawowej jednostki inteligencji ma układ wejścia-wyjścia zestawiony z dwóch niezależnych buforów 1/01 i 1/02, przyłączonych do magistrali sterującej MSI, magistrali danych MDI i magistrali adresowej MAI, poprzez multiplekser ΜΡΧ. Bufor 1/02 układu wejścia-wyjścia przyłączony jest do buforu Ϊ/0 wejścia-wyjścia układu próbkowania i formowania programu PFP, składającego się z jednostki centralnej MP2, pamięci stałej ROM2 oraz pamięci operacyjnej RAM2, połączonych wspólnie wewnętrzną magistralą danych MD2, wewnętrzną magistralą sterującą MS2 oraz wewnętrzną magistralą adresową MA2. Za pomocą tych magistral układ próbkowania i

   155 524 formowania programu jest przyłączony do dodatkowej pamięci operacyjnej RAM3 oraz do sterowanego generatora liczb losowych GLL. Bufor 1/0 wejścia-wyjścia układu próbkowania i formowania programu PFP przyłączony jest do układu kontroli gramatycznej poprawności budowanewgo programu CU, stanowiącego zwłaszcza oprogramowany komputer. Pamięć stała ROMI ukla^du podstawowej je^dnostk.i P^JI rozt>u^dowana jest o system repro^gramowalnyc^{h p}ami^ęcⁱ EPROM wraz z układem programującym je UPR. Pamięci ROM1 i EPROM wraz z układem UPR są przyłączone do magistrali sterującej MSI, magistrali adresowej MAI oraz magistrali danych MDI, do których jest również przyłączona pamięć operacyjna RAMI.

   Układ podstawowej jednostki inteligencji w przykładowym wykonaniu przedstawionym na r^ysun^ku jest przew^idzⁱan^y do wsp^ółpracy z je^dnost^ką nadzorującą ^lu^b te^ż do prac^y ja^ko jednost^ka autonomiczna stanowiąca urządzenie o możliwościach szerszych od typowego zestawu mikroprocesorowej wyma^gające^go ^kontroh ^decyz^yjnej^, w zastosowamu ^do systemciw ^kom^puterowych powszechnego użytku jako wkład protezujący wyobraźnię - imitator wyobraźni. Blok drugi komun^ikuje s^ię z ma^gistralamⁱ s^ystemowyiTU ^blo^ku ^pierwsze^go za po^śre^dmctwem wtesnego ^bu^foru wejście-wyjście 1/0 separującego magistralę danych MD2, magistralę adresową MA2 i magistralę sterującą MS2 drugiego bloku zestawionego z dwóch układów mikroprocesorowych, z których pierwszy układ próbkowania informowania programu PFP współpracuje z generatorem liczb losowych GLL oraz z niezależną pamięcią operacyjną RAM3, natomiast drugi stanowi układ kontroli gramatycznej programu CU, oprogramowany zgodnie z językiem wewnętrznym bloku ^pierwsze^go ^PJI. ^Układ ^gencratora hcz^b losowyc^{h GLL i} u^kła^d prót^owama ⁱ formowani ^programu PFP stanowią jednomodułowe systemy mikroprocesorowe o niewielkich pojemnościach wewnętrznej pamięci operacyjnej. Pamięć RAM3 oraz generator liczb losowych GLL przyłączone do magistral systemowych MD2, MS2 i MA2 bloku drugiego oraz układ kontroli gramtycznej CU penetrują poprzez ^bu^for wej^ściowy I/⁰ całą selkwencję danych» w^pisywanyc^{h d}o pambęd ^{RAM3 i} za pośredmctwem te^go ^bu^foru ^komun^ikuj^ą s^ię z je^dnost^ką centralną i ^poz.ostałymⁱ etementamb ^blo^ku pierwszego PJ1. Cały blok pierwszy PJI pracuje w dwóch wariantach. Wariant pierwszy pracy to praca programowa na podstawie programu przejmowanego z zewnątrz. Wyróżnia się tu dwa rodzaje czynności wykonywanych programowo przez ten blok PJ1. Pamięć operacyjna RAM1 ^przejmuje ^pro^gram ^ident^yfikacjⁱ otoczenia w ^prz^ypa^dku wsp^ół^prac^y z je^dnot^ką centralą systemu inte^ligentne^go, w postati mstru^kcji odwołama s^ię do odpowiednicli ^kom^óre^k pamięd ^ROMI, którego wykonanie daje zakodowaną informację o stanie otoczenia i rozkazie do wykonania przez układ inteligentny. Może to być również fragment tej informacji.

   Na podstawie tej zdekodowanej informacji układ programujący bloku pierwszego PJ1 zmienia program identyfikujący zawarty w pamięci RAMI, co wymaga uzupełnienia informacji o otoczeniu ^lub też na podstawie od^powiednie^go roz^kazu w^ymusza obserwację t^ylko okreśilonych obklitów z otoczenia^, afoo te^ż o^d razu formuje pro^gram cz^ynno^ściow^y przewⁱdzⁱan^y uprzednfo do reahzacp ^dane^go roz^kazu. Przesyłany jest w^ówczas ^przez zewn^ętrzn^y uldad ^pro^gramuj^ąc^y pro^gram „czynno^ścίow^y“^, ja^ko o^peracja na ^dan^ym zdekodowanym u^prze^dnio stame (lub fragmenrie stanu) otoczeni a ^po wytanamu ta^k zapisanego programy dane wyjściowe stanow^ mformacj^ę o stame otoczema na w^ypade^k gd^yby dany pro^gram „czynnofoiowy został w^ykonan^y przez urz^ądzeme zewnętrzne. Reahzacj^ę pro^gramu „cz^ynno^ściowego“ jednost^ka centralna NII*¹ blo^ku ^pierwsze^go P^J1 w^ykonuje w tryfoe przerwaim^ prz^y cz^ym ^dan^y stan otoczema ustafon^y w efetóe wykonama programu „detekcji przechowywany jest w wewnętrznym akumulatorze danych i przez cały czas jest uaktualniany w przypadku normalnej pracy jednostki centralnej MPI bloku pierwszego PJ1.

   Wymuszenie przerwania i wykonania programu „czynnościowego wywołuje stan przewidywany i zaprojektowany przez zewnętrzny układ sterujący układu podstawowej jednostki inteligencji według wynalazku i dany stan jest przechowywany w odrębnym akumulatorze wewnętrznym procesora zorganizowanym w pamięci typu stos. Zewnętrzny układ sterujący opisywanego bloku ^pierwszego P^JI odrzuca ^dan^y stan fo^{b g}o ^pozostawⁱa. ^W tym ^dru^gim ^przypa^dku wsk.a^źni^k stosu zwiększa się o jedną jednostkę i procesor MPI wykonuje na danym stanie dany program czynnośdowy lu^b mn^y pro^gram przechow^ywany w ^pami^ęcⁱ RAMI ^blo^ku pmrwszego. Cz^ynno^ść może b^yć wykonywana wielokrotnie a planowanie tej realizacji długoterminowe.

   W przypadku odrzucenia danego stanu, do pamięci RAMI przesyłany jest z urządzeń zewnętrznych nowy program czynnościowy, który po wykonaniu go na danym etapie jest przechowywany w

   155 524 akumulatorze, co daje nowy stan przewidywany, który jest traktowany przez zewnętrzny system sterujący układu jednostki inteligencji tak jak opisano wyżej. W przypadku gdy wszystkie przewidywane stany uzyskane na podstawie zewnętrznego oprogramowania „czynnościowego są odrzucone przez zewnętrzny układ sterujący, wpisywany jest do pamięci RAMI program odwołania się do drugiego bloku w ten sposób, że jednostka centralna MP1 pierwszego bloku PJI informuje bufor wejścia-wyjścia I/O bloku drugiego o gotowości przesyłania danych, co na potwierdzenie jednostki centralnej MP2 w układzie próbkowania PFP przesyłany jest z pamięci RAMI bloku pierwszego PJI program czynnościowy, uznany przez zewnętrzny układ sterujący za najbardziej optymalny, oraz krok adresu określający dopuszczalny maksymalny rozrzut między adresami operandów z pamięci ROM1 zawartymi w programie, a nowymi adresami, które ma generować układ PFP. Układ ten dokonuje identyfikacji formalnej to jest czynnościowej, danego programu przez podział na klasy instrukcji zawartych w programie, a następnie modyfikuje instrukcję dopasowując nowe operandy przy współpracy z generatorem liczb losowych GLL, przy czym odrzucony jest stary operand w instrukcji i wówczas ma miejsce tworzenie nowych procedur.

   Układ PFP wpisuje do pamięci RAM2 modyfikowany program, który jest monitorowany przez układ kontroli gramtycznej CU i o poprawności gramatycznej danego programu informowana jest jednostka centralna MP2 układu próbkowania PFP za pośrednictwem buforu I/O. W przypadku potwierdzenia poprawności układu próbkowania PFP za pośrednictwem buforu L/02 informuje jednostkę centralną MPL pierwszego bloku PJI o możliwości przesyłania danych, które wyczytywane są do pamięci RAMI bloku pierwszego. Program ten wykonywany jest przez jednostkę centralną MPL bloku pierwszego PJI na aktualnym stanie otoczenia, przechowywanym w wewnętrznym jego akumulatorze. Wynik jest przesyłany do zewnętrznego układu sterującego, który go akceptuje bądź odrzuca.

   W przypadku akceptacji zewnętrzny układ sterujący czyta dany wygenerowany w drugim bloku program. Jego analiza może doprowadzić do uzupełnienia pamięci ROML a zwłaszcza EPROM o nowy operand. W takiej sytuacji dalsze czynności pracy bloku pierwszego PJI są przedstawione wyżej. W przypadku odrzucenia danego wygenerowanego w bloku drugim programu, o ile nie zmienił się dekodowany stan otoczenia, układ PFP za pośrednictwem buforu I/O informowany jest o konieczności nowej generacji programu przy nowych parametrach wejściowych i przy najbardziej optymalnym programie wzorcowym, lub też przy starych parametrach. Układ PFP bloku drugiego wykonuje wówczas swoje programowe czynności przy współudziale generatora liczb losowych GLL. Poprzedni stan pamięci RAM3 przechowującej program zostaje skasowany za wyjątkiem fragmentu tej pamięci zawierającego informację o wylosowanych uprzednio tych operatorach, które zostały obecnie odrzucone. Układ PFP buduje wówczas nowy program kontrolując nowe dostosowywane adresy na okoliczność czy nie były one już sprawdzone przy poprzednich budowanych programach.

   W przypadku wylosowania adresu operandu, który był już poprzednio wylosowany, układ PFP odrzuca dany los i wymusza na generatorze liczb losowych GLL podanie nowego adresu. Cała opisana procedura nie obowiązuje w przypadku gdy nowo budowany program dotyczy nowego stanu otoczenia o czym jednostka centralna MPL pierwszego bloku PJI informuje układ PFP. W takim przypadku zawartość całej pamięci RAM2 jest kasowana. Procedura postępowania z nowo wygenerowanym programem jest taka jak przedstawiono wyżej. Dla układu PFP przewidziany jest również w bloku drugim inny wariant pracy. W przypadku odrzucenia dla danego stanu otoczenia wszystkich operandów przewidzianych danym rozrzutem adresów, układ PFP generuje słowa n bitowe (gdzie n odpowiada liczbie bitów szyny danych jednostki centralnej MPL pierwszego bloku PJI), które są traktowane jako nowe słowa rozkazowe, o ile nie są one sprzeczne z gramatyką jednostki centralnej co jest kontrolowane przez układ kontroli gramatycznej CU. Istnieje w ten sposób nieograniczona liczba generowanych i próbkowanych programów, przy czym niektóre z nich mogą być akceptowane przez współpracujące urządzenia zewnętrzne na zasadzie wyliczenia miary między opisywanymi przez nie stanami. Podstawową funkcją układu PJI jest więc dekodowanie stanów na podstawie danych dochodzących z urządzeń zewnętrznych i dekodowanie stanów uznawanych za najdogodniejsze do wykonania w trybie pracy z przerwaniami jednostki centralnej, wtedy, gdy tryb pracy wymuszany jest przez urządzenia zewnętrzne.

   155 524