JP2021533517A - データ処理モジュール、データ処理システム、およびデータ処理方法 - Google Patents
データ処理モジュール、データ処理システム、およびデータ処理方法 Download PDFInfo
- Publication number
- JP2021533517A JP2021533517A JP2021529520A JP2021529520A JP2021533517A JP 2021533517 A JP2021533517 A JP 2021533517A JP 2021529520 A JP2021529520 A JP 2021529520A JP 2021529520 A JP2021529520 A JP 2021529520A JP 2021533517 A JP2021533517 A JP 2021533517A
- Authority
- JP
- Japan
- Prior art keywords
- neural
- unit
- synapse
- brain
- memory unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 131
- 238000003672 processing method Methods 0.000 title claims description 9
- 230000001537 neural effect Effects 0.000 claims abstract description 205
- 230000015654 memory Effects 0.000 claims abstract description 159
- 210000000225 synapse Anatomy 0.000 claims abstract description 154
- 230000000946 synaptic effect Effects 0.000 claims abstract description 63
- 230000006870 function Effects 0.000 claims abstract description 55
- 238000010304 firing Methods 0.000 claims abstract description 40
- 238000013528 artificial neural network Methods 0.000 claims abstract description 25
- 210000002569 neuron Anatomy 0.000 claims abstract description 25
- 238000012421 spiking Methods 0.000 claims abstract description 11
- 239000003550 marker Substances 0.000 claims abstract 2
- 210000004556 brain Anatomy 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 238000004891 communication Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 230000036982 action potential Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000013507 mapping Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 101100064323 Arabidopsis thaliana DTX47 gene Proteins 0.000 description 3
- 101150026676 SID1 gene Proteins 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 2
- 238000010801 machine learning Methods 0.000 description 2
- 230000003278 mimic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 210000003050 axon Anatomy 0.000 description 1
- 230000003376 axonal effect Effects 0.000 description 1
- 230000001149 cognitive effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 210000001787 dendrite Anatomy 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Artificial Intelligence (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Computational Linguistics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Image Analysis (AREA)
- Feedback Control In General (AREA)
- Multi Processors (AREA)
Abstract
Description
ニューラルユニットN0は、2つの入力シナプスD0、D1、および1つの出力シナプスA0を有し、
ニューラルユニットN1は、1つの入力シナプスD2、ならびに2つの出力シナプスA1およびA2を有し、
ニューラルユニットN2は、2つの入力シナプスD3、D4、および1つの出力シナプスA3を有する。
図6にさらに示すニューロンプール51は、全てのニューラルユニットの現在の状態を収容するニューロン状態メモリユニット11、およびこれらの状態を時間多重式に更新する計算機能10Bを表す。
それ自体の処理モジュールに関するイベントメッセージを受領インターフェース15Rから受領するためのイベントコントローラ52が設けられている。図示の実施形態では、イベントコントローラ52はまた、ローカルに生成されたメッセージを、バイパス15BT、15B、15BRを介して受領してよい。イベントコントローラについては、図7および図8を参照してより詳しく述べる。
図9により詳細に示す統合コントローラ53は、統合命令を出すためのものである。イベントコントローラ52と統合コントローラ53が一緒になって、ニューロン命令をニューロンプールに出すニューラルコントローラ5253を成す。
(実施例I)
例として、図2Aのネットワークの一実装形態について、下でより詳細に説明する。メモリユニット12、13、14には、ネットワークトポロジを画定する構成情報が事前にロードされるものと仮定する。
このメモリユニット14は、宛先情報を指定する。各エントリは、データ処理モジュール内の特定のニューラルユニットの特定の入ってくるシナプス(入力シナプス)を指定するものと見なすことができる。これは、同じデータ処理モジュール内の別のニューラルから来るシナプスを含むが、メッセージ交換ネットワーク内に構成された別のデータ処理モジュール内のニューラルユニットから来るシナプスを含んでもよい。一実施形態では、入力シナプスメモリユニットの各エントリが、シナプスの重みを指定する情報をもつ第1のフィールド、およびシナプスの持主であるニューラルユニットの識別子を含む第2のフィールドを備えてよい。
下の表は、図2Aに示すネットワーク例の場合の、このメモリユニット14の埋められた内容を示す。この例示的ネットワークは、3つのニューラルユニット(N0、...、N2)、およびそれぞれシナプス重み(W0、...、W4)を有する5つの入力シナプス(D0、...、D4)を有する。図中に示すネットワークに関してメモリユニットの内容を辿ることは容易である。本発明者らは、シナプス重みW0、W1をもつD0、D1が、N0に向かっていることを見て取ることができる。D2がN1に向かっており、以下同様である。表は、複数の入力シナプスをもつニューラルユニット(この場合はN0およびN2)のシナプス接続性が、入力シナプスメモリユニット内でどのように管理されているのかも示している。
このメモリユニット13は、ニューラルユニットから発する発火イベントメッセージの宛先を各エントリが指定する、宛先情報を定める。各エントリは、データ処理モジュール内のニューラルユニットの出て行くシナプス(軸索突起)と見なすことができる。これは、同じデータ処理モジュール内の別のニューラルユニットに向かうシナプス、ならびにデータ処理システムの別のデータ処理モジュールまたは複数の他の異種コンポーネントに向かうシナプスを含む。メモリユニット13の各エントリ内の情報は、シナプスのシナプス遅延、すなわち発火イベントメッセージが送達されるのに伴う遅延を表す値をもつ、第1のフィールドを備えてよい。シナプス遅延が指定される所望の粒度に応じて、このフィールドは、より小さいまたはより大きいビット数b3を有してよい。一例では、数b3は32である。
下の表は、図2Aに示すネットワーク例の場合の、このメモリユニット13の埋められた内容を示す。このニューラルネットワークは、3つのニューラルユニット(N0、...、N2)、およびそれぞれシナプス遅延(T0、...、T3)を有する4つの出力シナプス(A0、...、A3)を有する。図中に示すネットワークに関してメモリの内容を辿ることは容易である。本発明者らは、この具体例の場合、メモリアドレスA3をもつエントリによって表される、(表中にデータ処理モジュールNEyとして表される)別のデータ処理モジュールに向かっている出力シナプスを除き、全ての出力シナプスが(表中にNExと識別された)同じデータ処理モジュール内にあることを見て取ることができる。メモリの最終カラムは、(入力スパイクとも呼ばれる)受領した発火イベントメッセージをニューラルユニットに関して作用させるためにこの出力シナプスに接続された入力シナプスの、入力シナプスIDを示す。指定された入力シナプスIDは、この入力シナプスに関する入力シナプス情報を収容する入力シナプスメモリユニット内のエントリのアドレスである。さらに示すと、本発明者らはこの表から、シナプス遅延T0を有する出力シナプスA0が、データ処理モジュールNEx(同じデータ処理モジュール)に発火イベントメッセージを送出するためのものであり、ネットワーク図中に示すD2というIDをもつ入力シナプスに接続されていることを見て取ることができる。
出力シナプススライスメモリユニット12は、出力シナプスメモリユニット13内のどの出力シナプスが、データ処理モジュール内の各ニューラルユニットに対応するかを指定する。あるニューラルユニットが発火イベントメッセージを発行すると、制御機能10Aが、出力シナプススライスメモリユニット12から、アドレス範囲についての標識を取り出す。この標識は、出力シナプススライスメモリユニット12内の、発火ニューラルユニットに対応するアドレスを有するエントリから取り出される。本実施形態では、アドレスの範囲が、前記エントリの第1のフィールドおよび第2のフィールド内に指定されている。第1のフィールドは、出力シナプスメモリユニット13内へのオフセット(範囲内の先頭アドレス)を指定し、第2のものは、エントリ数を指定する。オフセットを指定するフィールドのサイズは、b6ビットであり(b6は複数の値を取ることができる)、その値は一般に、データ処理モジュール内の出力シナプス数のlog2である。あるいは、範囲の先頭アドレスおよび最終アドレスまたは範囲の最終アドレスとエントリ数とを指定することも可能である。数を指定する第2のフィールドのサイズは、b7ビットであり(b7は複数の値を取ることができる)、その値は一般に、1つのニューラルユニットの出力シナプス平均数のlog2である。
例として、下の表3は、図2Aのニューラルネットワークをマッピングした様子を示す。この例におけるニューラルネットワークは、3つのニューラルユニットN0、N1、N2を有し、それぞれが、メモリユニット12内にそれぞれのエントリを有する。メモリユニット12内に指定されているように、ニューラルユニットN0は、1つの出力シナプスA0を有し、その出力シナプス属性は、出力シナプスメモリユニット13内のオフセット0を有するエントリ内に指定されている。N1は、2つの出力シナプスA1、A2を有し、2つのエントリのうちの第1のものが、出力シナプスメモリユニット内のオフセットアドレス1を有する。最後に、ニューラルユニットN2は、1つの出力シナプスA3を有し、その出力シナプス属性は、出力シナプスメモリユニット内のオフセットアドレス3におけるエントリ内に指定されている。あるニューラルユニットが発火イベントメッセージを発行すると、制御機能10Aが、メモリユニット12から、イベントを送出する出力シナプスについての指定子を取り出し、指定された各出力シナプスについてメモリユニット13内に指定されている出力シナプス属性を使用する。
ニューロン状態メモリユニット11は、実行中の各ニューラルユニットについてのそれぞれの状態値(膜電位)を記憶する。このメモリユニットが別途のフィールドを必要としないように、このメモリユニットをアドレス指定するためのインデックスとして、ニューラルユニット識別番号(ニューラルユニットID)が使用されてよい。このメモリユニット11は、データ処理モジュール内のニューラルユニット数に対応するa4という深さを有する。状態値は、b8ビットというサイズを有する(複数のニューラル状態変数が記憶される粒度に応じて、b8は複数の値を取ることができる)。b8の一例は50ビットである。
図2Bは、1つのニューラルユニットN0、5つの入力シナプス(D0、...、D4)、および1つの出力シナプスA0をもつデータ処理モジュール例を示す。下の表は、このネットワーク例を、上のセクションで詳細に説明したようにシナプスメモリ上にマッピングした様子を示す。未使用の位置は、シンボルXを用いて示してある。
図2Cは、2つのニューラルユニットN0、N1、7つの入力シナプス(D0、...、D6)、および8つの出力シナプス(A0、A1、...、A7)をもつ例を示す。下の表は、このネットワーク例を、上のセクションで詳細に説明したようにシナプスメモリ上にマッピングした様子を示す。
さらなる例として、メモリ12、13、および14の内容を、図2Dに示す符号なしメモリについて説明する。
1A、1B、...、1N 脳型処理モジュール、データ処理モジュール
10 処理機能
10A 制御機能
10B 計算機能、処理機能
10C (再)構成機能
11 ニューロン状態メモリユニット
12 出力シナプススライスメモリユニット、メモリ
13 出力シナプスメモリユニット、メモリ
13A メモリコンポーネント
13B メモリコンポーネント
14 入力シナプスメモリユニット、メモリ
14A コンポーネント
14B コンポーネント
15B バイパス
15BT バイパス
15BR バイパス
15T ネットワーク通信モジュール
15R ネットワーク通信モジュール、受領インターフェース
20 メッセージベースのネットワーク
30 ホストコンピュータ、ホスト
51 ニューロンプール、ニューラルプール、ニューラルメモリプール
52 イベントコントローラ
53 統合コントローラ
54 イベントジェネレータ
55 選択情報メモリユニット、リスト
56 選択情報メモリユニット、リスト
100 脳型処理システム
511 入力レジスタ
521 イベントリスト
522 パイプラインコントローラ
531 エニュメレータ
532 制御ロジック
5211 イベントメモリ
5253 ニューラルコントローラ
A0、A1、...、A7 出力シナプス
AR 範囲
D0、...、D6 入力シナプス
DT1、...、DTn 遅延情報
gate 制御値
ge インクリメント値
gf 減衰成分
N0 ニューラルユニット
N1 ニューラルユニット
N2 ニューラルユニット
NUID 識別情報
NUID1、...、NUIDn 識別情報、ニューラルユニット
SID1、...、SIDn シナプスインデックス、詳述
R55、56 制御信号
S57、58 制御信号
V 活動電位
W0、...、Wn シナプス重み、重み情報
Claims (13)
- 複数のニューラルユニットを備えるスパイキングニューラルネットワークを時間多重実行するための、脳型処理モジュール(1)であって、各ニューラルユニットが、初期状態、1つまたは複数の遷移状態、および発火状態を含む複数の状態から選択されるニューラル状態を有することが可能であり、各ニューラルユニットが、そのニューラル状態を指定する状態情報を記憶するためのニューロン状態メモリユニット(11)内に、それぞれのアドレス指定可能なメモリエントリを有し、各ニューラルユニットについての前記状態情報が、前記ニューラルユニットに宛てられたイベントメッセージに応じて、前記脳型処理モジュールに組み込まれた処理機能(10)によって時間多重式に計算および更新され、前記処理機能が、更新されたニューラルユニットが前記発火状態を有することを計算すると、前記更新されたニューラルユニットを前記初期状態にリセットし、出力シナプススライスメモリユニット内の、前記更新されたニューラルユニットに関するそれぞれのエントリにアクセスし、および前記それぞれのエントリから、出力シナプスインデックスのそれぞれの範囲についての標識を取り出し、前記処理機能が、前記それぞれの範囲内の各出力シナプスインデックスについて、
- 出力シナプスメモリユニット(13)内のそれぞれのエントリにアクセスすること、
- 前記それぞれのエントリから出力シナプス属性データを取り出すことであって、前記出力シナプス属性データが、送出の遅延と、入力シナプスメモリユニット(14)内のそれぞれのエントリに対応するそれぞれの入力シナプスインデックスとを指定し、前記入力シナプスメモリユニット内の前記それぞれのエントリが、関連付けられたニューラルユニットへの参照を含む、前記取り出すこと、
および
- 前記関連付けられたニューラルユニットに発火イベントメッセージを、前記指定された遅延を伴って送出すること
を行う、脳型処理モジュール。 - 前記入力シナプスメモリユニット(14)内のエントリがさらに、前記処理機能が前記関連付けられたニューラルユニットを更新するときに発火メッセージに重み付けするのに用いる重みを指定する、請求項1に記載の脳型処理モジュール。
- 前記処理機能(10)が、制御機能(10A)および計算機能(10B)を備え、前記制御機能(10A)が、ニューラルユニットの状態の更新が必要か否かを定期的に検証および信号伝達するように構成され、前記計算機能(10B)が、前記制御機能(10A)によってこれが信号伝達された場合に、ニューラルユニットの更新された状態を計算するように構成される、請求項1または2に記載の脳型処理モジュール。
- ニューラルユニットの状態の更新が必要か否かを前記制御機能(10A)が判定するのに役立つ選択情報を含む選択情報メモリユニットをさらに含み、前記選択情報が、ニューラルユニットに発火イベントメッセージが送出されたかどうかを示し、かつ/またはニューラルユニットが活性状態にあると以前に判定されたかどうかを示す、請求項3に記載の脳型処理モジュール。
- 前記処理機能(10)が、前記出力シナプススライスメモリユニット(12)、前記出力シナプスメモリユニット(13)、および前記入力シナプスメモリユニット(14)のうちの少なくとも1つを更新するように構成される再構成機能(10C)をさらに備える、請求項1から4のいずれか一項に記載の脳型処理モジュール。
- 請求項1から5のいずれか一項に記載の脳型処理モジュールである複数の脳型処理モジュールおよびメッセージベースのネットワークを備え、各脳型処理モジュールがさらにネットワーク通信モジュールを備え、前記脳型処理モジュールがそれのネットワーク通信モジュールによって前記メッセージベースのネットワークに結合されている、脳型処理システム。
- 前記複数の脳型処理モジュールとともに前記メッセージベースのネットワークが、ネットワークオンチップとして形成される、請求項6に記載の脳型処理システム。
- 脳型処理モジュールの前記出力シナプスメモリユニット(13)が、それぞれのアドレス範囲内の各シナプスインデックスについて、さらに、宛先ニューラルユニットのそれぞれのネットワークアドレスを指定する、請求項6または7に記載の脳型処理システム。
- 脳型処理モジュールにおいて前記出力シナプススライスメモリユニット(12)、前記出力シナプスメモリユニット(13)、および前記入力シナプスメモリユニット(14)のうちの少なくとも1つを更新するように構成されたホストコンピュータをさらに備える、請求項6から8のいずれか一項に記載の脳型処理システム。
- 複数のニューラルユニットを備えるスパイキングニューラルネットワークを時間多重実行するための、脳型処理方法であって、各ニューラルユニットが、初期状態、1つまたは複数の遷移状態、および発火状態を含む複数の状態から選択されるニューラル状態を有することが可能であり、前記方法が、以下に指定する条件による以下のステップS3〜S11のシーケンス、すなわち、
ニューラルユニットに関するニューラル状態情報を、ニューロン状態メモリユニット内のそれぞれのアドレス指定可能なメモリエントリから取り出すステップ(S3)と、
前記状態情報を、前記ニューラルユニットに宛てられたイベントメッセージに応じて更新するステップ(S4)と、
前記更新された状態情報が発火状態を示すかどうかを判定するステップ(S5)と、
前記示す判定に従って、前記初期状態を示すように前記状態情報をリセットし(S6)、発火イベントメッセージを分配するステップ(S7)であって、以下のサブステップ、すなわち、
出力シナプススライスメモリユニット(12)内の、前記更新されたニューラルユニットに関する適切なメモリエントリにアクセスするサブステップ(S7A)、
前記適切なメモリエントリから、出力シナプスインデックスのそれぞれの範囲についての標識を取り出すサブステップ(S7B)、
それぞれの範囲内の各出力シナプスインデックスについて、
出力シナプスメモリユニット内のそれぞれのエントリにアクセスし(S7C)、出力シナプス属性データを取り出し、前記出力シナプス属性データが、送出の遅延と、関連付けられたニューラルユニットへの参照を含む入力シナプスメモリユニット内のそれぞれのエントリに対応するそれぞれの入力シナプスインデックスとの詳述を含み、
前記関連付けられたニューラルユニットに前記発火イベントメッセージを、前記指定された遅延を伴って送出するサブステップ(S7D)
を含む、ステップと、
それぞれのニューラルユニットに関する前記更新された状態情報を、第1のメモリユニット内の、そのそれぞれのアドレス指定可能な第1のメモリエントリ内に記憶するステップ(S8)と
を反復することを含む、脳型処理方法。 - 更新実施可能条件に適合するかどうかを検証すること(S2)によって、前記指定されたステップS3からS11のシーケンスを用いて更新すべきニューラルユニットを選択するステップを含む、請求項10に記載の脳型処理方法。
- 前記入力シナプスメモリユニット(14)内の前記それぞれのエントリが、前記関連付けられたニューラルユニットを更新するときに処理機能が発火メッセージに重み付けするのに用いる重みを指定し、前記方法が、前記取り出す(S7C)後であって前記送出する(S7D)の前に中間ステップ(S7CD)を含み、前記中間ステップは、宛先情報から前記詳述を取り出すことと、前記入力シナプスメモリユニット(14)内の、前記詳述によって指定されているそれぞれのアドレス指定可能なメモリエントリにアクセスすることと、前記アクセスされたそれぞれのメモリエントリから、前記関連付けられたニューラルユニットの識別情報を取り出すこととを含む、請求項10または11に記載の脳型処理方法。
- 前記出力シナプススライスメモリユニット、前記出力シナプスメモリユニット、および前記入力シナプスメモリユニットのうちの少なくとも1つを更新することによってニューラルネットワークトポロジを再構成するステップを含む、請求項10、11、または12に記載の脳型処理方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP18290090.2 | 2018-07-31 | ||
EP18290090.2A EP3605401A1 (en) | 2018-07-31 | 2018-07-31 | Data processing module, data processing system and data processing method |
PCT/EP2019/070643 WO2020025680A1 (en) | 2018-07-31 | 2019-07-31 | Data processing module, data processing system and data processing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021533517A true JP2021533517A (ja) | 2021-12-02 |
JP7453229B2 JP7453229B2 (ja) | 2024-03-19 |
Family
ID=63254640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021529520A Active JP7453229B2 (ja) | 2018-07-31 | 2019-07-31 | データ処理モジュール、データ処理システム、およびデータ処理方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20210319295A1 (ja) |
EP (2) | EP3605401A1 (ja) |
JP (1) | JP7453229B2 (ja) |
KR (1) | KR20210091688A (ja) |
CN (1) | CN113196299A (ja) |
WO (1) | WO2020025680A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4075275A1 (en) * | 2021-04-16 | 2022-10-19 | GrAl Matter Labs S.A.S. | Message based processor, message based processing method and record carrier |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0461902B1 (en) * | 1990-06-14 | 1998-12-23 | Canon Kabushiki Kaisha | Neural network |
US20040193558A1 (en) * | 2003-03-27 | 2004-09-30 | Alex Nugent | Adaptive neural network utilizing nanotechnology-based components |
US9460387B2 (en) * | 2011-09-21 | 2016-10-04 | Qualcomm Technologies Inc. | Apparatus and methods for implementing event-based updates in neuron networks |
US8909576B2 (en) * | 2011-09-16 | 2014-12-09 | International Business Machines Corporation | Neuromorphic event-driven neural computing architecture in a scalable neural network |
US9256823B2 (en) * | 2012-07-27 | 2016-02-09 | Qualcomm Technologies Inc. | Apparatus and methods for efficient updates in spiking neuron network |
US9542643B2 (en) | 2013-05-21 | 2017-01-10 | Qualcomm Incorporated | Efficient hardware implementation of spiking networks |
US10204301B2 (en) * | 2015-03-18 | 2019-02-12 | International Business Machines Corporation | Implementing a neural network algorithm on a neurosynaptic substrate based on criteria related to the neurosynaptic substrate |
FR3038997A1 (fr) | 2015-07-13 | 2017-01-20 | Univ Pierre Et Marie Curie (Paris 6) | Dispositif de traitement de donnees avec representation de valeurs par des intervalles de temps entre evenements |
CN105488565A (zh) * | 2015-11-17 | 2016-04-13 | 中国科学院计算技术研究所 | 加速深度神经网络算法的加速芯片的运算装置及方法 |
US10990872B2 (en) | 2016-03-31 | 2021-04-27 | International Business Machines Corporation | Energy-efficient time-multiplexed neurosynaptic core for implementing neural networks spanning power- and area-efficiency |
US20170330069A1 (en) * | 2016-05-11 | 2017-11-16 | Kneron Inc. | Multi-layer artificial neural network and controlling method thereof |
US10824937B2 (en) * | 2016-12-20 | 2020-11-03 | Intel Corporation | Scalable neuromorphic core with shared synaptic memory and variable precision synaptic memory |
US11037054B2 (en) * | 2016-12-20 | 2021-06-15 | Intel Corporation | Trace-based neuromorphic architecture for advanced learning |
EP3564866A4 (en) * | 2016-12-28 | 2020-03-25 | Shanghai Cambricon Information Technology Co., Ltd | CALCULATION PROCEDURE |
-
2018
- 2018-07-31 EP EP18290090.2A patent/EP3605401A1/en not_active Withdrawn
-
2019
- 2019-07-31 KR KR1020217006235A patent/KR20210091688A/ko active Search and Examination
- 2019-07-31 WO PCT/EP2019/070643 patent/WO2020025680A1/en unknown
- 2019-07-31 JP JP2021529520A patent/JP7453229B2/ja active Active
- 2019-07-31 CN CN201980064672.XA patent/CN113196299A/zh active Pending
- 2019-07-31 US US17/264,648 patent/US20210319295A1/en active Pending
- 2019-07-31 EP EP19745163.6A patent/EP3830763A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
KR20210091688A (ko) | 2021-07-22 |
EP3830763A1 (en) | 2021-06-09 |
EP3605401A1 (en) | 2020-02-05 |
CN113196299A (zh) | 2021-07-30 |
JP7453229B2 (ja) | 2024-03-19 |
US20210319295A1 (en) | 2021-10-14 |
WO2020025680A1 (en) | 2020-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11295201B2 (en) | Time-division multiplexed neurosynaptic module with implicit memory addressing for implementing a neural network | |
US9754221B1 (en) | Processor for implementing reinforcement learning operations | |
US10891544B2 (en) | Event-driven universal neural network circuit | |
US20160260008A1 (en) | Time-division multiplexed neurosynaptic module with implicit memory addressing for implementing a universal substrate of adaptation | |
US9020867B2 (en) | Cortical simulator for object-oriented simulation of a neural network | |
US9412064B2 (en) | Event-based communication in spiking neuron networks communicating a neural activity payload with an efficacy update | |
Song et al. | Normal forms for some classes of sequential spiking neural P systems | |
US20160321081A1 (en) | Embedded systems of internet-of-things incorporating a cloud computing service of FPGA reconfiguration | |
US20130073496A1 (en) | Tag-based apparatus and methods for neural networks | |
CN108228354A (zh) | 调度方法、系统、计算机设备和介质 | |
US20190138373A1 (en) | Multithreaded data flow processing within a reconfigurable fabric | |
TW201329743A (zh) | 用於仿神經系統之基本網路描述 | |
CN108694089A (zh) | 使用非贪婪调度算法的并行计算架构 | |
JP2020505666A (ja) | 面積高効率、再設定可能、エネルギ高効率、速度高効率のニューラル・ネットワーク基板 | |
CN111708641A (zh) | 一种内存管理方法、装置、设备及计算机可读存储介质 | |
CN114327399A (zh) | 分布式训练方法、装置、计算机设备、存储介质和产品 | |
JP7453229B2 (ja) | データ処理モジュール、データ処理システム、およびデータ処理方法 | |
Fox | Massively parallel neural computation | |
EP3640862A1 (en) | Neural network evaluation tool and method | |
CN113806077A (zh) | 基于人工智能的数据中心服务器调控方法及装置 | |
CN112766475A (zh) | 处理部件及人工智能处理器 | |
CN110399234A (zh) | 一种任务加速处理方法、装置、设备及可读存储介质 | |
Yunzhou et al. | Innovative architecture of single chip edge device based on virtualization technology | |
CN117709402A (zh) | 模型构建方法、装置、平台、电子设备及存储介质 | |
Sokolnicki et al. | Graphical representation of data for a multiprocessor array emulating spiking neural networks |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230919 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240213 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240307 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7453229 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |