PL149076B1 - Frequency divider - Google Patents
Frequency dividerInfo
- Publication number
- PL149076B1 PL149076B1 PL24874084A PL24874084A PL149076B1 PL 149076 B1 PL149076 B1 PL 149076B1 PL 24874084 A PL24874084 A PL 24874084A PL 24874084 A PL24874084 A PL 24874084A PL 149076 B1 PL149076 B1 PL 149076B1
- Authority
- PL
- Poland
- Prior art keywords
- trigger
- input
- flip
- flop
- divider
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
OPIS PATENTOWYPATENT DESCRIPTION
149 076149 076
POLSKAPOLAND
RZECZPOSPOLITAREPUBLIC
LUDOWAFOLK
Patent dodatkowy do patentu nrZgłoszono: 84 07 12 fS. 248740/ Pierwszeństwo —CZYTELNIAAdditional patent to patent no. Applied for: 84 07 12 fS. 248740 / Precedence — READING ROOM
Urzędu Patentowego Hbtu| ltittuhR'1 ii ImwejHbtu Patent Office | ltittuhR ' 1 ii Imwej
Int. Cl.4 H03K ^θθInt. Cl. 4 H 0 3K ^ θθ
URZĄDOFFICE
PATENTOWYPATENT
PRLPRL
Zgłoszenie ogłoszono: 86 01 28 Opis patentowy opublikowano: 1990 02 28Application published: 86 01 28 Patent specification published: 1990 02 28
Twórca wynalazku: Ryszard ŚwierkInventor: Ryszard Świerk
Uprawniony z patentu: Zakłady Radiowe Unitra-Radmor, Gdynia /Polaka/The holder of the patent: Zakłady Radiowe Unitra-Radmor, Gdynia / Polaka /
DZIELNIK CZĘSTOTLIWOŚCIFREQUENCY DIVIDER
Przedmiotem wynalazku jest dzielnik częstotliwości do układów syntezy stosowanych w rad iok om nik cji.The subject of the invention is a frequency divider for synthesis circuits used in radioscopy.
Znany jeat dzielnik częstotliwości według polskiego opisu patentowego nr 87507 zawiera jący przerzutniki bistabilne połączone poprzez wyjścia proste lub zanegowane z wejściem zerującym lub ustaaającym przerzutnika stanowiącego generator, w zależności od stosunku podziału częstotliwości w szeregu dzielcy^· Wdą tego dzielnika jest brak mooliwości zmia· ny współczynnika podziału. Znane są też dzielniki o zmiennym współczynniku podziału zbudowane z przerzutników typu D połączonych w różny sposób ze skomplikowanymi układami sprzężeń logicznych złożonych z bramek o współczynnikach podziału 8/9, 10/11, 15/16 lub 32/33.Known frequency divider according to Polish patent no. 87507 containing bistable flip-flops connected through straight or inverted outputs with the input resetting or setting the flip-flop constituting the generator, depending on the frequency division ratio in the series of the divider ^ The fact of this divider is that division. There are also known dividers with a variable division coefficient made of D type flip-flops connected in various ways with complex logic couplings composed of gates with division coefficients 8/9, 10/11, 15/16 or 32/33.
W układach syntezy sterowanych w kodzie binarnym zastosowanie niektórych znanyoh dzielników jest niedogodna.Some known dividers are inconvenient to use in binary-controlled synthesis systems.
Dzielnik według wymlazku zawiera prze rzutniki typu D i układ diodowego iloczynu. Wejście zegarowe prze rzutnika pierw szego połączone jest z wejściami zegarowymi przerzutnika drugiego i przerzutnika trzeciego, stanowiące wjście dzielnika.The divider according to the design includes D-type projectors and a diode product system. The clock input of the first flip-flop is connected to the clock inputs of the second flip-flop and the third flip-flop, which are the input of the divider.
WyCściθ proste przerzutnika piewszego połączone jest z w^yjśol^ł^m danych przerzutnika drugiego i przerzutnika trzeciego, a wyjście proste przerzutnika drugiego połączone jest z wejściem zerującym przerzutnika trzeciego, zaś wyjście zanegowane tego przerzutnika połąozone jest z wejściem danych przerzutnika pierwszego, a wyjście proste przerzutnika trzeciego stanowiąoe wyjśoie dzielnika 4/5 połączone jest asynchronicznie z wejściem zegarowym przerzutnika czwartego zwiększającego współczynnik podziału do 8/9 i z wejściem zegarwwym przerzutnika piątego zwiększającego współczynnik podziału do 16/17 poprzez diodowy iloczyn, składający się z diod i rezystora. Katoda diody pi^ezwszej połączona jest z wyjściem prostym przerzutnika czwartego, a katoda diody drugiej połączona jest z wyjściem prostym prze rzutnika piątego, zaś katoda diody trzeoiej stanowi wjście zmiiniające współczynnik podziału dzielnika z 16 na 17. Anody tych diod połączone są ze sobą i z jednym końcem rezystora i z wejściem ustawiaąccym przerzutnika drugiego, zaś koniec tego rezys149 076The straight output of the first flip-flop is connected to the data input of the second and the third flip-flop, and the straight output of the second flip-flop is connected to the reset input of the third flip-flop, and the inverse output of this flip-flop is connected to the data input of the first flip-flop, and the straight output of the flip-flop is On the third, the output of the 4/5 divider is connected asynchronously to the clock input of the fourth flip-flop increasing the split factor to 8/9 and to the clock input of the fifth trigger to increase the split factor to 16/17 through a diode product consisting of diodes and a resistor. The cathode of the first diode is connected to the straight output of the fourth flip-flop, and the cathode of the second diode is connected to the straight output of the fifth projector, and the cathode of the third diode is an input that changes the division factor of the divider from 16 to 17. The anodes of these diodes are connected with each other and with one with the end of the resistor and with the setting input of the second flip-flop, and the end of this resistor is ress149 076
149 076 tora podłączony jest do zasilania· Do wejścia ustawiającego przerzutnika drugiego, na którym zmiana stanu logicznego z O” na ”1” powoduje zmianę współczynnika z 4 na 5 połączone jest wyjście diodowego iloczynu·149 076 of the track is connected to the supply · The output of the diode product is connected to the setting input of the second flip-flop, on which the change of the logical state from O "to" 1 "causes the change of the coefficient from 4 to 5, the diode product output is connected.
Zaletą dzielnika według wynalazku jest możliwość zbudowania dzielnika o zmiennym współczynniku podziału 16/17 ze znanych przerzutnkkćw typu D, bez stosowania dodatkowych układów logicznych, przy czym charakteryzującego się dużą prędkośoią działania·The advantage of the divider according to the invention is the possibility of constructing a divider with a variable division ratio of 16/17 from the known D-type gears, without the use of additional logic circuits, and characterized by a high operating speed
Dzielnik jest szczególnie przydatny w układach syntezy, w których dzielniki storowane są w kodzie ponieważ umożżiwia prosty podział całkowitego żądanego współczynnika podziału pomiędzy dzielnik programowy 1 licznik sterujący zmianę współczynnika' dzielnika o zmiennym współczynniku podziału·The divisor is especially useful in synthesis systems where the divisors are reversed in the code because it enables a simple division of the total desired division coefficient between the software divider 1 the counter controlling the change of the coefficient of the divisor with a variable division coefficient
Przedmiot wyrw lazku jest przedstawiony na rysunku schematycznym· Dzielnik częstotliwości zawiera pięk przerzutnkków typu D, przy czym wjście zegar o we 11 prze rzutnika pierwszego 1 połączone jest z wejściem zegarowym 12 przerzutnika drugiego II i z wejście zegarowym 13 przerzutnika trzeciego III i stanowi wejścia dzielnika. Wyjście proste 2 przerzutnika pierwszego I połączone jest z wejściem danych 3 przerzutnika drugiego II 1 z wejściem danych 5 przerzutnika trzeciego III· Wyyście proste 4 przerzutnika drugiego II połączone jest z wejściem zerujący R przerzutnika III, zaś wyjście zanegowane a tego przerzutnika połączone jest z wejściem danych 1 przerzutnika pierwszego I, a wyjście proste 6 przerz utnika trzeciego III stanowiące wyjście dzielnika 4/5 połączone jest asynchronicznie z wejściem zegarowym 14 przerzutnika czwartego IV zwiększającego współczynnik podziału do 8/9 i z wejściem zegarowym 15 przerzutnika piątego V zwiększającego współczynnik podziału do 16/17.The subject of the breakout is shown in the schematic drawing. The frequency divider contains the beautiful D-type gears, where the clock input o w 11 of the first trigger 1 is connected to the clock input 12 of the second trigger of the second trigger and to the clock input 13 of the trigger of the third trigger of the third trigger III and constitutes the input of the divider. The straight output 2 of the first trigger I is connected to the data input 3 of the second trigger II 1 to the data input 5 of the third trigger of the third trigger III The straight output 4 of the second trigger II is connected to the reset input R of the trigger III, and the inverted output of this trigger is connected to the data input 1 of the first trigger I, and the straight output 6 of the third trigger of the third III, which is the output of the 4/5 divider, is connected asynchronously with the clock input 14 of the fourth trigger of IV which increases the split ratio to 8/9 and the clock input 15 of the fifth trigger of V which increases the split ratio to 16/17 .
Wyyście proste 8 przerzutnika czwartego IV połączone jest z wejściem danych 9 przerzu tnika piątego V i z katodą diody D1, a wyjście proste 10 tego przerzutnika połączone jest z katodą diody D2. Anody diod D1, D2 i D3 połączone są ze sobą i z wejściem ustawiającym S przerzutnika drugiego II i z rezystorem R2. totoda diody D3 stanowi wejście sterujące współczynnikiem podziału dzielnika, a rezystor R2 drugim końcem podłączony jest do zasilania. ^yy^Gie zanegowane 0 przerzutnika piątego V połączone jest z wejścem 7 przerzutnika czwartego IV.The straight output 8 of the fourth trigger IV is connected to the data input 9 of the trigger of the fifth V and to the cathode of the diode D1, and the straight output 10 of the flip-flop is connected to the cathode of the diode D2. The anodes of the diodes D1, D2 and D3 are connected with each other and with the setting input S of the second trigger II and with the resistor R2. the D3 diode is the input controlling the division coefficient of the divider, and the resistor R2 is connected to the power supply with the other end. ^ yy ^ The inverted 0 of the fifth trigger V is connected to input 7 of the fourth trigger IV.
Przy podaniu impulsów o pewnej częstotliwości na wejście dzielnica przerzutnik pierwszy I i przerzutnik trzeci II! tworzą dzielnik przez cztery· Gdy na wejściu ustawiającym S przerzutnika drugiego II jeat stan logiczny ”0”, a przerzutnik czwarty IV i przerzutnik V stanowią dalszy dzielnik przez cztery, to dzielnik dzieli łącznie przez szesnaście. Po pojawieniu się na wyyściu prostym 8 przerzutnika czwartego IV i na wyściu prost;m 10 przerzutnika piątego V stanu logicznego 1 oraz gdy na katodzie diody D3 jest stan logiczny 1” to na wejściu ustawiającym S pojawi się również stan logiczny ”1” Dzięki czemu na przeciąg czasu równy jednemu okresowi sygnału wejściowego, przerzutnik drugi II zostanie ustawiony tak, że na w^y:^ciu prostym 4 tego przerz utnika pojawi się stan logiczny 0. Stan ten spowoduje wydłużenie cyklu dzielenia o jeden okres sygnału wejściowego, czyli łączny współozynnik dzielenia zwiększy się do siedemnastu. Okresowa zmiana stanu na katodzie diody D3 spowoduje okresowe zmiany współczynnika podziału z szesnastu na siedemnaście.When giving pulses of a certain frequency to the input of the district, the first trigger I and the third trigger II! form a divisor by four · When the logical state "0" is at the input setting S of the flip-flop II, and the flip-flop IV and the flip-flop V are a further divisor by four, then the divisor is dividing by sixteen in total. After the appearance of the fourth flip-flop IV on the straight output 8 and on the straight output; for a period of time equal to one period of the input signal, the second flip-flop II will be set so that on w ^ y : ^ c and in line 4 of this latch, the logical state will appear 0. This state will extend the division cycle by one period of the input signal, i.e. the total coefficient division will increase to seventeen. The periodic change of state at the cathode of the diode D3 will cause the split ratio to change periodically from sixteen to seventeen.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL24874084A PL149076B1 (en) | 1984-07-12 | 1984-07-12 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL24874084A PL149076B1 (en) | 1984-07-12 | 1984-07-12 | Frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL248740A1 PL248740A1 (en) | 1986-01-28 |
| PL149076B1 true PL149076B1 (en) | 1990-01-31 |
Family
ID=20022679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL24874084A PL149076B1 (en) | 1984-07-12 | 1984-07-12 | Frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL149076B1 (en) |
-
1984
- 1984-07-12 PL PL24874084A patent/PL149076B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL248740A1 (en) | 1986-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61203718A (en) | Counting circuit and method | |
| Wu et al. | Constitutive relationships for heterogeneous materials(elastic properties of polycrystals and composite materials) | |
| GB1572908A (en) | Timekeeping circuit in an integrated circuit timepiece | |
| PL149076B1 (en) | Frequency divider | |
| US3541356A (en) | Rs,jk flip-flop building block for logical circuits | |
| US3601591A (en) | Digital differential analyzer employing counters controled by logic levels | |
| US3568181A (en) | System for linearizing a nonlinear continuous function by variable time sampling | |
| JPS57155833A (en) | Digital-to-analog converting circuit | |
| Hochberg | The Wiener-Kuratowski procedure and the analysis of order | |
| JPS62264724A (en) | Unit binary counter, synchronous binary counter and frequency divider to which the unit binary counter is applied | |
| KR970009785B1 (en) | Unintentional dividing cluck generator | |
| JPS63244931A (en) | Frequency divider | |
| Dean | Design of bidirectional coherent counters | |
| SAS | Counting/T flip-flop/ circuits with TRIMELOG pneumatic logic elements | |
| PL148006B1 (en) | Programmable frequency divider | |
| Potton et al. | Bistable Systems | |
| Truelove | Parallel-to-serial biphase-data converter | |
| GEARHART | Reinventing the DAIS wheel in Ada(distributed avionics executive) | |
| JP2794950B2 (en) | Integrator circuit | |
| JPH035946Y2 (en) | ||
| PL116435B1 (en) | Frequency divider with modified distribution ratio | |
| Levitt | Behind the sputniks: by FJ Krieger. 380 pages, diagrams, 6× 9 in. Washington, Public Affairs Press, 1958. Price, $6.00 | |
| ERNVEIN-PECQUENARD et al. | Atomic clock with sequential optical pumping(Atomic clock with sequential optical pumping using resonance frequency of hyperfine transition of ground state Rb 87) | |
| Barbuceanu et al. | Concurrent refinement of structured objects: A language for distributed knowledge programming using specifications and annotations. | |
| Potton et al. | Counters and Registers |