PL132593B2 - Program divider - Google Patents

Program divider Download PDF

Info

Publication number
PL132593B2
PL132593B2 PL24097683A PL24097683A PL132593B2 PL 132593 B2 PL132593 B2 PL 132593B2 PL 24097683 A PL24097683 A PL 24097683A PL 24097683 A PL24097683 A PL 24097683A PL 132593 B2 PL132593 B2 PL 132593B2
Authority
PL
Poland
Prior art keywords
programmable
input
output
block
input stage
Prior art date
Application number
PL24097683A
Other languages
English (en)
Other versions
PL240976A2 (en
Inventor
Zdzislaw Kaszta
Original Assignee
Os Bad Rozwojowy Radiofonii Od
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Os Bad Rozwojowy Radiofonii Od filed Critical Os Bad Rozwojowy Radiofonii Od
Priority to PL24097683A priority Critical patent/PL132593B2/pl
Publication of PL240976A2 publication Critical patent/PL240976A2/xx
Publication of PL132593B2 publication Critical patent/PL132593B2/pl

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

Przedmiotem wynalazku jest dzielnik programowany, wykonany przy pomocy obwodów scalonych, przeznaczony do urzadzn elektronicznych, a stosowany zwlaszcza w ukladach syntezy czestotliwosci, szczególnie w generatorach programowych, które zawieraja pomocnicza petle fazowa.Stan techniki. Znane dzielniki programowane budowane sa z zastosowaniem typowych obwodów scalonych, wytwarzanych na bazie techniki TTL, przy czym wykorzystywne sa do tego celu przede wszystkim konwencjonalne obwody scalone, które laczone sa w prosty lub bardziej zlozony uklad szeregu liczników programowanych.Stosowane dodtychczas dzielniki programowane charakteryzuja sie ograniczonym zakresem czestotliwosci roboczych, a mianowicie wynosi on okolo 5 MHz w przypadku uzycia ukladu z jednostopniowym licznikiem czestotliwosci, albo okolo 3 MHz dla badziej rozbudowanego ukladu, który sklada sie z kaskadowo wspólpracujacych obwodów scalonych, tworzacych szereg programowanych liczników czestotliwosci.Istota wynalazku. Cecha znamienna dzielnika programowanego, zgodnego z wynalazkiem, jest to, ze zawiera on podstawowy stopien wejsciowy, rozwiazany wedlug zmodyfikowanego ukladu Johnsona, wykonanego na rejestrze przesuwnym ze sterowaniem zewnetrznym, ustalaja¬ cym podzial przez 10 oraz 11.Do pierwszego wejscia podstawowego stopnia wejsciowego wlaczony jest sygnal ze zródla czestotliwosci o zakresie 0-30 MHz. Drugie wejscie tego stopnia polaczone jest z jednym z wyjsc programowanego bloku wyjsciowego, jedna droga przez sterujacy uklad posredni i druga droga poprzez niego oraz przez programowany blok posredni. Trzecie wyjscie podstawowego stopnia wejsciowego wlaczone jest do wyjscia ukladu zerowego. Wyjscie podstawowego stopnia wejscio¬ wego dolaczone jest jednoczesnie do pierwszego wejscia programowanego bloku wyjsciowego, oraz równoczesnie do drugiego wejscia programowanego bloku posredniego.Poza powyzszymi powiazaniami czesci skladowych dzielnika programowanego, dodatkowa istotna jego cecha jest to, ze uklad zerowy i programowany blok posredni sa, poprzez ich pierwsze wejscia, polaczone jednoczesnie ze sterujaca nastawa pierwsza, a programowany blok wyjsciowy jest przez jego wejscie drugie polaczony ze sterujaca nastawa druga.2 132593 Opisany powyzej dzielnik programowany charakteryzuje sie przede wszystkim tym, ze jego graniczna czestotliwosc robocza wynosi okolo 30 MHz.Opracowane rozwiazanie umozliwa dzieki temu zaprogramowanie jego pracy bezposrednio na dowolnej czestoliwosci zarówno w calym zakresie sygnalów z modulacja amplitudy (AM), jak równiez na kompletnym zakresie sygnalów z modulacja czestotliwosci (FM), pod warunkiem uzycia w tym ostatnim przypadku prostego preskalera.Objasnienie rysunku. Przedmiot wynalazku jest na rysunku przedstawiony w postaci sche¬ matu blokowego, który obrazuje dzielnik programowy i umozliwa wyjasnienie jego dzialania.Przyklad wykonania wynalazku. Istotna czescia skladowa opracowanego dzielnika programo¬ wanego jest podstawowy stopien wejsciowy A. Poza nim dzielnik zawiera sterujacy uklad posredni B, zerowy uklad C, programowany blok posredni D i programowany blok wyjsciowy E. Dzielnik programowany posiada sygnalowe wejscie We wlaczone do wejscia 1 podstawowego stopnia wejciowego A i sygnalowe wyjscie Wy wyprowadzone z wyjscia 4 programowanego bloku wyjscio¬ wego E. Ponadto ma on sterujaca nastawe pierwsza NI, która poprzez wejscia 1 dolaczona jest równoczesnie do zerowego ukladu C jak i do programowanego bloku posredniego D, oraz ma sterujaca nastawe druga Nil wlaczona do programowanego bloku wyjsciowego E, przez jego wejscie 2.Podstawowy stopien wejsciowy A, poprzez jego wejscie 2, polaczony jest z wyjsciem 3 progra¬ mowanego bloku wyjsciowego E, zarówno przez wejscie 2 i wyjscie 3 sterujacego ukladu posred¬ niego B, jak i poprzez niego oraz przez wejscie 3 i wyjscie 4 programowanego bloku posredniego D.Wejscie 3 podstawowego stopnia wejsciowego A polaczone jest z wyjsciem 2 zerowego ukladu C.Podstawowy stopien wejsciowy A, poprzez jego wyjscie 4, polaczony jest jednoczesnie zarówno z wejsciem 1 programowanego bloku wyjsciowego E, jak takze z programowanym blokiem posred¬ nim D, poprzez jego wejscie 2.Podstawowy stopien wejsciowy A spelnia zadanie licznika posiadajacego dwa podzialy, a mianowicie przez 10 i 11, lub przez 100 i 101. Sterujacy uklad posredni B wplywa glównie na prace podstawowego stopnia wejsciowego A. Zerowy uklad C reaguje wyrózniajacego na stan zerowy, ustawiany na wejsciu pierwszej nastawy NI. Programowany blok posredni D sluzy jako licznik sterowany pierwsza nastawa NI, wprowadzajaca jednostki i dziesiatki, lub tylkojednostki. Progra¬ mowany blok wyjsciowy E sterowany jest druga nastawa Nil, wprowadzajaca dziesiatki i setki, lub setki i tysiace, oraz ewentualnie dalsze rzedy wiekszych liczb.Zasada dzialania opisanego powyzej dzielnika programowanego zostanie blizej wyjasniona dla przykladowej nastawy trzycyfrowej i dla przypadku pracy podstawowego stopnia wejscioweg A z nastawa jednostek róznych od zera. Wówczas dwie cyfry, a mianowicie setek i dziesiatek, wprowadzane sa do programowanego bloku wyjsciowego E, a trzecia pojedyncza cyfra jest podawana do programowanego bloku posredniego D, natomiast podstawowy stopien wejsciowy A pracuje wtedy w stanie podzialu przez 11. W tej sytuacji realizowana jest funkcja zliczania, dokonywana przez programowany blok wyjsciowy E i przez programowany blok posredni D.Po zakonczeniu zliczania przez programowany blok posredni D nastepuje przestawienie podstawowego stopnia wejsciowego A w pozycje podzialu przez 10. W tej oolicznosci programo¬ wany blok posredni D nie bierze juz udzialu w pracy dzielnika, natomiast programowany blok wyjsciowy E realizuje funkcje zliczania dziesiatek i setek. Po osiagnieciu nastawionej liczby nastepuje wyslanie sygnalu wyjsciowego Wy poprzez wyjscie 4 programowanego bloku wyjscio¬ wego E, i rozpoczyna sie wówczas od poczatku nowy cykl zliczania.Dla przypadku pracy podstawowego stopnia wejsciowego A z nastawa jednostek równych zero, dzielnik programowany realizuje prace wedlug drugiej czesci powyzszego opisu dzialania, a mianowicie jak od momentu przestawienia podstawowego stopnia wejsciowego A w pozycje podzialu przez 10.Praktyczny wniosek, z przeprowadzenia analizy teroretycznej pracy rozwiazania wynalaz¬ czego, pozwala okreslic warunek, który dla poprawnego dzialania opracowanego dzielnika wymaga, aby programowany blok wyjsciowy E sterowany byl nastawa Nil wyzsza, niz nastawa NI, sterujaca programowany blok posredni D.132593 3 Zastrzezenia patentowe 1. Dzielnik programowany, wykonany technika TTL, zbudowany z obwodów scalonych, tworzacych uklad liczników programowych, znamienny tym, ze w skladzie swym zawiera podsta¬ wowy stopien wejsciowy (A), który rozwiazany jest wedlug zmodyfikowanego ukladu Johnsona, z wykorzystaniem rejestru przesuwnego ze sterowaniem zewnetrznym, ustalajacym podzial przez 10 i 11, przy czym do wejscia (1) podstawowego stopnia wejsciowego (A) wlaczone jest zródlo sygnalów w zakresie czestotliwosci 0-30 MHz, a wejscie (2) podstawowego stopnia wejsciowego (A) polaczone jest z wyjsciem (3) programowanego bloku wyjsciowego (E) dwoma drogami, a miano¬ wicie przez wejscie (2) i wyjscie (3) sterujacego ukladu posredniego (B), oraz druga droga poprzez wejscie (3) i wyjscie (4) programowanego bloku posredniego (D), a nastepnie przez wejscie (1) i wyjscie (3) sterujacego ukladu posredniego (B), zas wejscie (3) podstawowego stopnia wejsciowego (A) polaczone jest z wyjsciem (2) zerowego ukladu (C), natomiast wyjscie (4) podstawowego stopnia wejsciowego (A) jest dolaczone zarazem do wejscia (1) programowanego bloku wyjscio¬ wego (E), jak i równoczesnie do wejscia (2) programowanego bloku posredniego (D). 2. Dzielnik programowany wedlug zastrz. 1, znamienny tym, ze zerowy uklad (C) i programo¬ wany blok posredni (D) sa poprzez wejscia (1) polaczone równoczesnie ze sterujaca nastawa pierwsza (NI), a programowany blok wyjsciowy (E) jest przez wejscie (2) polaczony ze sterujaca nastawa druga (Nil).WeT~~M— \ A 1 3] 2j r—'2 c r 1 1 3 B ij 4\ J 21 1l 1 1 H _ Wv 2 1 ^ ^ D t , Nil 3 W W NI. PL

Claims (2)

  1. Zastrzezenia patentowe 1. Dzielnik programowany, wykonany technika TTL, zbudowany z obwodów scalonych, tworzacych uklad liczników programowych, znamienny tym, ze w skladzie swym zawiera podsta¬ wowy stopien wejsciowy (A), który rozwiazany jest wedlug zmodyfikowanego ukladu Johnsona, z wykorzystaniem rejestru przesuwnego ze sterowaniem zewnetrznym, ustalajacym podzial przez 10 i 11, przy czym do wejscia (1) podstawowego stopnia wejsciowego (A) wlaczone jest zródlo sygnalów w zakresie czestotliwosci 0-30 MHz, a wejscie (2) podstawowego stopnia wejsciowego (A) polaczone jest z wyjsciem (3) programowanego bloku wyjsciowego (E) dwoma drogami, a miano¬ wicie przez wejscie (2) i wyjscie (3) sterujacego ukladu posredniego (B), oraz druga droga poprzez wejscie (3) i wyjscie (4) programowanego bloku posredniego (D), a nastepnie przez wejscie (1) i wyjscie (3) sterujacego ukladu posredniego (B), zas wejscie (3) podstawowego stopnia wejsciowego (A) polaczone jest z wyjsciem (2) zerowego ukladu (C), natomiast wyjscie (4) podstawowego stopnia wejsciowego (A) jest dolaczone zarazem do wejscia (1) programowanego bloku wyjscio¬ wego (E), jak i równoczesnie do wejscia (2) programowanego bloku posredniego (D).
  2. 2. Dzielnik programowany wedlug zastrz. 1, znamienny tym, ze zerowy uklad (C) i programo¬ wany blok posredni (D) sa poprzez wejscia (1) polaczone równoczesnie ze sterujaca nastawa pierwsza (NI), a programowany blok wyjsciowy (E) jest przez wejscie (2) polaczony ze sterujaca nastawa druga (Nil). WeT~~M— \ A 1 3] 2j r—'2 c r 1 1 3 B ij 4\ J 21 1l 1 1 H _ Wv 2 1 ^ ^ D t , Nil 3 W W NI. PL
PL24097683A 1983-03-09 1983-03-09 Program divider PL132593B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL24097683A PL132593B2 (en) 1983-03-09 1983-03-09 Program divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL24097683A PL132593B2 (en) 1983-03-09 1983-03-09 Program divider

Publications (2)

Publication Number Publication Date
PL240976A2 PL240976A2 (en) 1984-01-16
PL132593B2 true PL132593B2 (en) 1985-03-30

Family

ID=20016213

Family Applications (1)

Application Number Title Priority Date Filing Date
PL24097683A PL132593B2 (en) 1983-03-09 1983-03-09 Program divider

Country Status (1)

Country Link
PL (1) PL132593B2 (pl)

Also Published As

Publication number Publication date
PL240976A2 (en) 1984-01-16

Similar Documents

Publication Publication Date Title
US3657658A (en) Program control apparatus
US3641434A (en) Wide-band crystal-controlled transceiver with remote digital tuning
US4325031A (en) Divider with dual modulus prescaler for phase locked loop frequency synthesizer
US3263174A (en) Device for deriving from a control a.c.-voltage of relatively high frequency an a.c.-voltage of lower frequency and with a predetermined phase position in time
US4725786A (en) Full-octave direct frequency synthesizer
US3895311A (en) Direct programmed differential synthesizers
PL132593B2 (en) Program divider
US3212024A (en) Measuring and testing circuit for frequency synthesizer
US4377004A (en) Setting circuit
US3354403A (en) Counter step-down frequency synthesizer
US3327222A (en) High frequency radio receiver
SU668082A1 (ru) Способ частотной селекции импульсов
US3487313A (en) Frequency generating and measuring apparatus
RU93038329A (ru) Система контроля параметров радиоприемников
PL133742B2 (en) "10/11" frequency counter
US3119078A (en) Coordinate system frequency synthesizer
SU1552371A1 (ru) Устройство дл делени частоты
SU1160560A1 (ru) Делитель частоты с переменным коэффициентом делени
SU1522396A1 (ru) Управл емый делитель частоты
SU1683046A1 (ru) Устройство дл считывани графической информации
US2450696A (en) Apparatus for tuning variable electrical oscillators
SU316188A1 (ru) Многоканальный генератор импульсов
SU1681381A1 (ru) Устройство фазовой автоподстройки частоты
SU1127082A1 (ru) Устройство квантованной задержки импульсных сигналов
SU559265A1 (ru) Устройство дл определени типа экипажа