Przedmiotem wynalazku jest uklad do zabezpieczania tranzystorów wyjsciowych wzmac¬ niaczy sygnalów logicznych od zwarc i przeciazen, zwlaszcza wzmacniaczy, z których sygnaly sa przesylane na znaczne odleglosci.Znane jest z polskiego opisu patentowego pt. "Uklad klucza tranzystorowego", patent nr 83 482, rozwiazanie, w którym w obwód kolektora tranzystora sa wlaczone szere¬ gowo dioda i rezystor, a równolegle do zlacza baza-emiter tego tranzystora jest dola¬ czony drugi tranzystor sterowany napieciem wyjsciowym klucza poprzez dicde Zenera i re¬ zystor* Jezeli napiecie wyjsciowe przekroczy napiecie diody Zenera nastepuje zablokowa¬ nie tranzystora wyjsciowego. W ukladzie tym brak jest zabezpieczenia przed przeciaze¬ niem oraz istnieje mozliwosc uszkodzenia tranzystora wyjsciowego.W rozwiazaniu z niemieckiego opisu patentowego RFN pt. "Elektroniczna uklad przelaczajacy, zabezpieczajacy przed zwarciem", nr patentu 2 213 921fuklad zawiera ogra¬ niczniki pradowe, zas sygnal z wyjscia ukladu podawany jest do jednego z wejsc ukladu logicznego. Sygnal ten w przypadku zwarcia blokuje tranzystor wyjsciowy. Przejscie tranzystora wyjsciowego ze stanu zablokowania do stanu przewodzenia nastepuje w wyniku dzialania impulsu, podawanego z generatora taktujacego o malym wspólczynniku wypelnie¬ nia, na wejscie ukladu logicznego. Wada tego ukladu jest koniecznosc stosowania gene¬ ratora taktujacego.Znany jest równiez uklad zabezpieczajacy przed przeciazeniem i zwarciem z francus¬ kiego opisu zgloszeniowego nr 2 270 705 pt.MUklad do zabezpieczenia przed przeciazeniem elektronicznego urzadzenia przelaczajacego dzialajacego na zasadzie praca-stopH, w którym napiecie kolektorów tranzystorów wyjsciowych jest podawane na wejscie ukladu sterujacego, przy czym w ukladzie sterujacym jest wytwarzany sygnal zablokowania tran¬ zystorów wyjsciowych. Uklad ten jest dosc rozbudowany i nie nadaje sie do stosowania w przypadku, gdy sa wykorzystywane uklady scalone TTL wymagajace odpowiednich paramet¬ rów wygnalów wejsciowych, ponadto uklad nie przewiduje mozliwosci sygnalizowania stanu awaryjnego, co jest istotne przy pracy urzadzeri bez nadzoru.2 128 498 Celem wynalazku jest opracowanie ukladu eliminujacego wady istniejacych rozwiazarf.Uklad wedlug wynalazku zawiera element próbkujacy wlaczony w obwód pradu wyjscio¬ wego wzmacniacza i polaczony z wejsciem czlonu porównania, który zawiera zródlo sygna¬ lu odniesienia i czlon opózniajacy zalaczenia sygnalu blokady tranzystora wyjsciowego.Element próbkujacy moze byc dolaczony do jednego z biegunów zródla zasilania ukladu lub do wyjscia ukladu* Czlon porównania jest polaczony z czlonem opóznienia, którego wyjscie jest dolaczone do wejscia ukladu logicznego, sterujacego tranzystorem wyjscio¬ wym. Lo wyjscia czlonu opóznienia moze byó dolaczony czlon sygnalizacyjny, wyposazony w wewnetrzny uklad opóznienia oraz w wyjscie dc przekazywania sygnalu do sygnalizacji zbiorczej.Czlon sygnalizacyjny moze byó równiez polaczony z wyjsciem czlonu porównania.Jesli tranzystor wyjsciowy wzmacniacza jest typu p-n-p, czlon porównania wyposazony jest w uklad zmiany poziomu sygnalów na polaryzacje dodatnia.Uklad logiczny sterujacy tranzystorem wyjsciowym wzmacniacza moze zawierac czlon opózniajacy zalaczenia tego tranzystora.Zaleta ukladu wedlug wynalazku jest mozliwosc konstruowania z elementów dyskret¬ nych i ukladów scalonych TTL wzmacniaczy sygnalów logicznych do przesylania sygnalów na duze odleglosci, przy czym tranzystory wyjsciowe tych wzmacniaczy sa zabezpieczone przer uszkodzeniami w przypadku zwarcia lub przeciazenia wyjscia. Ponadto wystapienie przeciazenia lub zwarcia w ukladzie moze byó sygnalizowane, co jest szczególnie wazne w przypadku urzadzen przemyslowych bez nadzoru. Dodatkowa zaleta ukladu jest mozliwosc scalenia go jedna ze znanych technik ze wzgledu na zastosowanie w nim typowych czlonów, uzywanych w systemach ukladów cyfrowych i analogowych.Przedmiot wynalazku zostanie blizej objasniony w przykladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy a fig. 2 schemat ideowy ukladu.Element próbkujacy 1 w postaci rezystora, wlaczony w obwód pradu wyjsciowego wzma¬ cniacza 6, podlaczony jest do jednego z biegunów zródla zasilania Uz oraz ma polacze¬ nie z czlonem porównania 2. Wyjscie czlonu porównania 2, zbudowanego na bazie rezysto¬ ra R1 i tranzystora Tl, Jest polaczone z czlonem opóznienia 3, który zawiera rezystor R2, kondensator C i bramke z wejsciem progowym Schmitta* Czlon opóznienia 3 kest zasi¬ lany napieciem zasilajacym Uzi. Wyjscie czlonu opóznienia 3 jest polaczone z czlonem sygnalizacyjnym 4, utworzonym z rezystora R4 1 diody swiecacej D, oraz z wejsciem ele¬ mentu logicznego 5, realizujacego funkcje NIE-LUB,/NOR/« Element logiczny 5 jest zasi¬ lany napieciem Uzi. Na drugie wejscie elementu logicznego 5 jest podawany sygnal wejs¬ ciowy We sterujacy tranzystorem wyjsciowym wzmacniacza 6, zas wyjscie elementu logicz-1 nego 5 jest polaczone z baza tego tranzystora. Wyjscie ukladu Wyl stanowi kolektor tranzystora wyjsciowego wzmacniacza 6, do którego jest dolaczony element wykonawczy 7, zasilany napieciem Uz2.Dzialanie ukladu Jest nastepujace: w czasie normalnej pracy wzmacniacza 6, gdy jego tranzystor wyjsciowy jest wlaczony, napiecie na rezystorze próbkujacym 1 Jest nizsze od napiecia odniesienia czlonu porównania 2, przy czym napiecie odniesienia sta¬ nowi napiecie baza-emiter tranzystora T1. Na wyjsciu czlonu porównania 2 istnieje po¬ ziom wysoki odpowiadajacy jedynce logicznej, zas kondensator c, umieszczony w czlonie opózniajacym 3, jest naladowany do poziomu napiecia zasilajacego Uzi. Na wyjsciu czlo¬ nu opóznienia 3 jest stan zera logicznego, a sygnaly wyjsciowe We sterujace wzmacnia¬ czem 6, podawane na wejscie elementu logicznego 5, steruja tranzystorem wyjsciowym wzmacniacza 6. Jesli kolektor tego tranzystora bedzie zwarty z dodatnim biegunem na¬ piecia Uz2, zasilajacego element wykonawcza 7, napiecie na rezystorze próbkujacym 1 przekroczy napiecie odniesienia i tranzystor Ti przejdzie w stan przewodzenie.Nastapi szybkie rozladowanie kondensatora C dzieki malej opornosci wyjsciowej tranzy¬ stora Tl , zas na wyjsciu ukladu opóznienia 3 pojawi sie jedynka logiczna, powodujaca zablokowanie tranzystora wyjsciowego wzmacniacza 6 i czlonu porównania 2.Napiecie na wejsciu bramki czlonu opóznienia 3 bedzie narastac zgodnie ze stala czasowa R2.C do wartosci progowej, przy której nastapi przelaczenie bramki Schmitta, a tranzy-128 498 3 stor wyjsciowy wzmacniacza 6 przejdzie ponownie w stan przewodzenia. Stany blokady i przewodzenia tego tranzystora beda powtarzac alf cyklicznie do ustapienia stanu zwar¬ cia lub do wylaczenia napiecia zasilajacego Uzi lub Uz2.Zmniejszenie sredniej mocy wydzielonej w tranzystorze wyjsciowym wzmacniacza 6 osiaga sie poprzez odpowiednie ustawienie czasu opóznienia powodujacego zablokowanie tego tranzystora w stosunku do czasu przewedzenia. Podczas trwania zwarcia swieci dioda swiecaca D umieszczona w czlonie sygnalizacji 4, sygnalizujaca nieprawidlowy stan na wyjsciu ukladu. Czlon sygnalizacji 4 ma wyjscie Wy2 do przekazywania sygnalu do sygnalizacji zbiorczej* Zastrzezenia patentowe 1. Uklad do zabezpieczania tranzystorów wyjsciowych wzmacniaczy sygnalów logicz¬ nych od zwarc i przeciazen, zwlaszcza wzmacniaczy, z których sygnaly sa przesylane na znaczne odleglosci, zawierajacy uklad logiczny sterujacy tranzystorem wyjsciowym, znamienny tym, ze ma element próbkujacy '1/ wlaczony w obwód pradu wyjscio¬ wego wzmacniacza/6/ i polaczony z wejsciem czlonu porównania /2/9 który ma polaczenie z czlonem opóznienia /3/, zas wyjscie czlonu opóznienia /3/ jest dolaczone do wejscia ukladu logicznego /5/« 2* Uklad wedlug zastrz. 1,znamienny tym, ze element próbkujacy /I/ jest dolaczony do jednego z biegunów zródla zasilania /U / ukladu. 3« Uklad wedlug zastrz. 1, znamienny tym, ze element próbkujacy /l/ jest dolaczony do wyjscia/Wy1/ ukladu. 4* Uklad wedlug zastrz. 1, znamienny tym, ze do wyjscia czlonu opóz¬ nienia /3/ jest przylaczony czlon sygnalizacyjny /4/'• 5» Uklad wedlug zastrz. 4, znamienny tym, ze czlon sygnalizacyjny /4/ Jest wyposazony w wewnetrzny uklad opóznienia oraz ma wyjscie /Wy2/ do przekazywa¬ nia sygnalu do sygnalizacji zbiorczej. 6. Uklad wedlug zastrz. 1 albo 5, znamienny tym, ze czlon sygnaliza¬ cyjny /4/ jest podlaczony do wyjscia czlonu porównania /2/. 7. Uklad wedlug zastrz. 1,znam lenny tym, ze czlon porównania /2/ za¬ wiera zródlo sygnalu odniesienia oraz czlon opózniajacy zalaczenie sygnalu blokady tranzystora wyjsciowego wzmacniacza /6/. 8. Uklad wedlug zastrz.1, znamienny tym, ze tranzystor wyjsciowy wzma¬ cniacza /6/ Jest typu p-n-p, zas czlon porównania /2/ zawiera uklad zmiany poziomu syg¬ nalów na polaryzacje dodatnia. 9. uklad wedlug zastrz.1, znamienny tym, ze uklad logiczny /5/ ma ^zlon opózniajacy zalaczanie tranzystora wyjsciowego wzmacniacza /6/.128 498 rrn Wy1 \ 1 o^- +HUz —o l 1 Wy 2 i l Fig.1 7 +UZ2 Uzi R2 ft •- U r i i-,——oWy2 , 1 R4 | J i r_ u -Id** ;\4 L.L Fig. 2 Pracownia Poligraficzna UP PRL. Naklad 100 egz.Cena 100 zl PL