CN213585565U - 一种芯片的放电电路、供电装置 - Google Patents

Abstract

本实用新型公开了一种芯片的放电电路、供电装置，该放电电路包括：放电单元和用于导通放电单元到地的放电通路的开关单元；开关单元的第一端与芯片的使能端相连，开关单元的第二端与放电单元的第一端相连，放电单元的第二端与芯片的输出端相连，开关单元的第三端还接地。

Description

一种芯片的放电电路、供电装置

技术领域

本实用新型涉及电子电路设计领域，尤其涉及一种芯片的放电电路、供电装置。

背景技术

电源芯片是电子产品必需的芯片，目前常用的电源芯片有AC转DC，DC 转DC，LDO等，电源芯片的输出端连接后端设备，用于为后端设备供电，当电源芯片的输出由打开状态切换至关闭状态时，由于输出网络滤波电容的存在，输出网络会残留电压，该残留电压的释放需要几秒的时间，此时当后端设备快速下电再上电，会因为下电时残留电压的存在，导致后端设备无法完全复位，再次上电会导致后端设备的工作异常。

发明内容

为解决上述技术问题，本实用新型实施例期望提供一种芯片的放电电路、供电装置，能够使得输出网络的残留电压快速释放，进而使得后端设备快速下电再上电时正常工作。

本实用新型的技术方案是这样实现的：

本实用新型实施例提供一种芯片的放电电路，所述放电电路包括：放电单元和用于导通所述放电单元到地的放电通路的开关单元；

所述开关单元的第一端与所述芯片的使能端相连，所述开关单元的第二端与放电单元的第一端相连，所述放电单元的第二端与所述芯片的输出端相连，所述开关单元的第三端接地。

在上述放电电路中，所述开关单元包括反相器和NMOS管；

所述反相器的第一端与所述芯片的使能端相连，所述反相器的第二端与所述NMOS管的栅极相连，所述NMOS管的漏极与所述放电单元的第一端相连，所述NMOS管的源极接地。

在上述放电电路中，所述开关单元包括PMOS管，

所述PMOS管的源极与所述放电单元的第一端相连，所述PMOS管的栅极与所述芯片的使能端相连，所述PMOS管的漏极接地。

在上述放电电路中，所述放电单元为第一电阻。

在上述放电电路中，所述第一电阻的电阻值根据放电速度设定。

在上述放电电路中，在所述芯片的使能端为低电平的情况下，所述反相器的输出端处于高电平，所述NMOS管导通，所述放电单元到地形成放电通路。

在上述放电电路中，在所述芯片的使能端为高电平的情况下，所述反相器的输出端处于低电平，所述NMOS管处于截止状态。

在上述放电电路中，在所述芯片的使能端为低电平的情况下，所述PMOS 管导通，所述放电单元到地形成放电通路。

在上述放电电路中，在所述芯片的使能端为高电平的情况下，所述PMOS 管处于截止状态。

本实用新型实施例提供了一种芯片的放电电路、供电装置，该放电电路包括：放电单元和用于导通放电单元到地的放电通路的开关单元；开关单元的第一端与芯片的使能端相连，开关单元的第二端与放电单元的第一端相连，放电单元的第二端与芯片的输出端相连，放电单元的第二端还接地。采用上述放电电路，在芯片的使能端为低电平时，通过开关单元导通放电单元与地之间的放电通路，利用放电单元到地的放电通路释放芯片输出端的残留地电压，进而使得后端设备快速下电再上电时仍正常工作。

附图说明

图1为一种电源芯片和后端设备的连接关系示意图；

图2为一种芯片输出端的残留电压的变化曲线图；

图3为本实用新型实施例提供了一种放电电路的电路示意图；

图4为本实用新型实施例提供了一种示例性的放电电路的电路示意图一；

图5为本实用新型实施例提供了一种示例性的放电电路的电路示意图二；

图6为本使用新型实施例提供了一种示例性的芯片输出端的残留电压的变化曲线图；

图7为本实用新型实施例提供了一种供电装置的电路示意图。

具体实施方式

目前电源芯片和后端设备的连接示意图如图1所示，电源芯片包括输入端、使能端、输出端和接地端，其中，电源芯片的输出端与后端设备连接，后端设备的另一端接地。电源芯片的输入端用于为电源芯片供电；电源芯片的输出端用于为后端设备供电；电源芯片的使能端是电源芯片工作控制脚，使能信号为高时电源芯片的输出端处于打开状态，电源芯片有输出电压，使能信号为低时电源芯片的输出端处于关闭状态，电源芯片无输出电压。如图2所示，输出端的残留电压的释放需要一定的时间。会导致在残留电压释放的过程中，后端设备快速下电时，因为电源芯片输出残压存在，导致后端设备无法完全复位，再次上电可能导致后端设备工作异常。为了解决上述问题，提出了一种芯片的放电电路。

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例

本实用新型公开一种芯片2的放电电路1，如图3所示，所述放电电路1 包括：放电单元10和用于导通所述放电单元10到地的放电通路的开关单元11；

所述开关单元10的第一端与所述芯片2的使能端相连，所述开关单元11 的第二端与放电单元10的第一端相连，所述放电单元10的第二端与所述芯片 2的输出端相连，所述开关单元11的第三端接地。

本实用新型实施例提供的一种芯片的放电电路适用于在芯片的输出由打开状态切换到关闭状态时、通过放电电路释放芯片内的残留电压的场景下。

本实用新型实施例中，在芯片的使能端和输出端之间新增放电电路，当芯片停止为后端设备供电时，芯片的使能端为低电平，此时，开关单元导通放电单元到地的放电通路，通过放电单元到地的放电通路释放芯片内部的残留电压；当芯片为后端设备供电时，芯片的使能端为高电平，此时，开关单元处于截止状态，开关单元不导通放电单元到地的放电通路。

本实用新型实施例中，芯片为电源芯片，该电源芯片可以为与其输出端连接的后端设备供电。

可以理解的是，在芯片的使能端接开关单元的第一端，能够保证放电电路控制与芯片控制保持同步，控制逻辑简单，提高控制的正确率。

可以理解的是，在电源芯片输出关闭时提供放电电路，保证电源芯片可以快速放电；在电源芯片输出打开时不提供快速放电通路，避免不必要的功耗浪费。

可选的，所述开关单元包括反相器和NMOS管；

所述反相器的第一端与所述芯片的使能端相连，所述反相器的第二端与所述NMOS管的栅极相连，所述NMOS管的漏极与所述放电单元的第一端相连，所述NMOS管的源极接地。

需要说明的是，反相器的第一端即为开关单元的第一端，NMOS管的漏极即为开关单元的第二端，NMOS管的源极即为开关单元的第三端。

在一种可选的实施例中，开关单元包括反相器和NMOS管，放电单元为第一电阻。如图4所示，电源芯片40的使能端401与反相器41的第一端410相连，反相器41的第二端411与NMOS管42的栅极420相连，NMOS管42的漏极421与第一电阻43的第一端430相连，NMOS管42的源极422接地，第一电阻43的第二端431与电源芯片40的输出端402相连，电源芯片的输出端402还与后端设备44相连。

本实用新型实施例中，在芯片为后端设备供电时，芯片的输出端处于开启状态，芯片的使能端为高电平，此时，反相器的输出端处于低电平，NMOS管处于截止状态。放电单元到地的放电通路不被导通。

本实用新型实施例中，在芯片停止为后端设备供电时，芯片的输出端从开启状态切换为关闭状态，芯片的使能端为低电平，反相器的输出端处于高电平， NMOS管导通。此时，放电单元到地形成放电通路，并通过放电单元到地形成的放电通路释放芯片输出端的残留电压。

本实用新型实施例中，放电单元为第一电阻，或其他可以实现限流放电的器件或电路，具体的放电单元可以根据实际情况进行选择，本实用新型实施例不做具体的限定。

本实用新型实施例中，第一电阻的电阻值可以根据具体的放电速度设定，第一电阻的电阻值越大，释放芯片的残留电压的放电速度越慢；第一电阻的电阻值越小，释放芯片的残留电压的放电速度越快。

可选的，所述开关单元包括PMOS管，

所述PMOS管的源极与所述放电单元的第一端相连，所述PMOS管的栅极与所述芯片的使能端相连，所述PMOS管的漏极接地。

需要说明的是，PMOS管的源极即为开关单元的第二端，PMOS管的栅极即为开关单元的第一端，PMOS管的漏极即为开关单元的第三端。

在另一种可选的实施例中，开关单元为PMOS管，放电单元为第一电阻。如图5所示，电源芯片50的使能端501与PMOS管51的栅极510相连，PMOS 管51的漏极511接地，PMOS管51的漏极511接地，PMOS管51的源极512 与第一电阻52的第一端520连接，第一电阻52的第二端521与电源芯片50 的输出端502相连，电源芯片的输出端502还与后端设备53相连。

本实用新型实施例中，在芯片停止为后端设备供电时，芯片的使能端为低电平，PMOS管导通。此时，放电单元到地形成放电通路，并通过放电单元到地形成的放电通路释放芯片输出端的残留电压。

本实用新型实施例中，在芯片为后端设备供电时，芯片的使能端为高电平， PMOS管处于截止状态。放电单元到地的放电通路不被导通。

在芯片的使能端和输出端之间增加放电电路之后，在芯片的输出端由打开状态转为关闭状态时，可以加快输出端的残留电压的放电速度，如图6和图2 的对比所示，图6中释放残留电压的时长比图2中释放残留电压的时长短。对于后端设备快速下电再上电情况，下电时可以保证芯片输出电压的快速泄放，进而保证后端设备可以可靠复位，以使得再次上电后后端设备可靠工作。

可以理解的是，本实用新型实施例在芯片的使能端和输出端之间新增放电电路，在芯片的使能端为低电平时，通过开关单元导通放电单元与地之间的放电通路，利用放电单元到地的放电通路释放芯片输出端的残留地电压，进而使得后端设备快速下电再上电时仍正常工作。

基于上述实施例，本实用新型实施例还提供一种供电装置3，该供电装置3 包括芯片2和放电电路3，如图7所示，芯片的使能端与放电电路的第一端相连，芯片的输出端与放电电路的第二端相连，所述放电电路的第三端接地。

本实用新型实施例中，该供电装置用于为与其连接的待充电的后端设备充电，该供电装置包括芯片和上述实施例所述放电电路。其中，芯片为电源芯片，芯片的输出端连接待充电的后端设备，芯片的使能端和输出端之间连接放电电路，其中，放电电路的组成已在上述实施例中进行了具体的论述，可参照上述实施例，在此不再赘述。

需要说明的是，放电电路的第一端即为开关单元的第一端，放电电路的第二端即为放电单元的第二端，放电电路的第三端即为开关单元的第三端。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种芯片的放电电路，其特征在于，所述放电电路包括：放电单元和用于导通所述放电单元到地的放电通路的开关单元；

所述开关单元的第一端与所述芯片的使能端相连，所述开关单元的第二端与放电单元的第一端相连，所述放电单元的第二端与所述芯片的输出端相连，所述开关单元的第三端接地。

2.根据权利要求1所述的放电电路，其特征在于，所述开关单元包括反相器和NMOS管；

所述反相器的第一端与所述芯片的使能端相连，所述反相器的第二端与所述NMOS管的栅极相连，所述NMOS管的漏极与所述放电单元的第一端相连，所述NMOS管的源极接地。

3.根据权利要求1所述的放电电路，其特征在于，所述开关单元包括PMOS管，

所述PMOS管的源极与所述放电单元的第一端相连，所述PMOS管的栅极与所述芯片的使能端相连，所述PMOS管的漏极接地。

4.根据权利要求1-3任一项所述的放电电路，其特征在于，所述放电单元为第一电阻。

5.根据权利要求4所述的放电电路，其特征在于，所述第一电阻的电阻值根据放电速度设定。

6.根据权利要求2所述的放电电路，其特征在于，在所述芯片的使能端为低电平的情况下，所述反相器的输出端处于高电平，所述NMOS管导通，所述放电单元到地形成放电通路。

7.根据权利要求2所述的放电电路，其特征在于，在所述芯片的使能端为高电平的情况下，所述反相器的输出端处于低电平，所述NMOS管处于截止状态。

8.根据权利要求3所述的放电电路，其特征在于，在所述芯片的使能端为低电平的情况下，所述PMOS管导通，所述放电单元到地形成放电通路。

9.根据权利要求3所述的放电电路，其特征在于，在所述芯片的使能端为高电平的情况下，所述PMOS管处于截止状态。

10.一种供电装置，其特征在于，所述供电装置包括：芯片和如权利要求1-9任一项所述的放电电路；

芯片的使能端与所述放电电路的第一端相连，所述芯片的输出端与所述放电电路的第二端相连，所述放电电路的第三端接地。

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