Opis patentowy opublikowano: 30.05.1984 Twórcawynabzia: Piotr Piasecki Uprawniony z patentu tymelasowego: Politechnika Lódzka, Lodz (Polska) Uklad przeciwblokujacy z prognozowaniem predkosci chwilowej pojazdu Przedmiotem w\nalazku jcsi uklad przeciwblokujacy i prognozowaniem predkosci chwilowej pojazdu. w\konan w technice cyfrowej.Znany z opisu patentowego nr 113 907 uklad dzialajacy na zasadzie prognozowania pozadanej predkosci chwilowej pojazdu zawiera przetwornik sygnalów dostarczanych z nadajnika obrotów kola jezdnego, uklad bramkowania spelniajacy funkcje p.imieci i przelacznika sygnalu przekazy¬ wanego do jednego z wejsc bloku tworzenia pozadanych czestotliwosci obrotów. Do pozostalych wejsc bloku tworzenia pozadanych czestotliwosci obrotów jest dolaczony generator zmiennej niezaleznej oraz rejestrator zmiennej niezaleznej. Wyjscie bloku tworzenia pozadanej czestotli¬ wosci obrotów jest dolaczone do bloku porównywania sygnalów, do którego jest przylaczone ponadtojedno z wejsc przetwornika sygnalów z nadajnika obrotów.Jedno z wyjsc bloku porówny¬ wania s\gnalów je*' dolaczone do rejestratora zmiennej niezaleznej, polaczonego z generatorem zmiennej niezaleznej, zas drugie wyjscie tego bloku stanowi wyjscie ukladu.W przedstawionym ukladzie ujawniono istoty sposobu regulacji nachylenia krzywej progno¬ zo*ej, decydujacej o skutecznosci i elastycznosci dzialania ukladu przeciwblokujacego.Istota rozwiazania wedlug wynalazku, w którym jest zastosowany znany uklad formowania impulsów o czestotliwosci proporcjonalnej do predkosci kola, a generowanych przez nadajnik wspólpracujacy / kolem jezdnym, uklad porównywania predkosci rzeczywistej i predkosci progra¬ mowanej, uklad generatorów otaz uklad sterujacy, polega na tym, ze wejscie zegarowe licznika pierwszej predkosci programowej polaczonego z ukladem obnizania poziomu pierwszej predkosci programowanej jest polaczone z wyjsciem podzielnika czestotliwosci, którego jedno Wejscie jest dolaczone do wyjscia równoleglego ukladu wyliczania czasu otwarcia zaworu, a drugie wejsciejest polaczone z zespolem generatorów generujacych sygnaly o stalych czestotliwosciach, wybranych w dolar/or m do zespolu generatorów ukladzie sterowania, którego wyjscia sa dola< zone ponadto do ukls Ir wy/naczania czasu otwarcia zaworu oraz licznika pierwszej predkosci programowanej.W i * i i ic wedlug wynalazku zmiane szybkosci opadania predkosci programowej osiaga sie poprze' .*' viedrie dobranie czestotliwosci sygnalów generowanych przez zeapól generatorów.P. awynalazku test przedstawiony w przykladzie wykonania na rysunku, na którym fig. I pi/.eu»tawia schemat blokowy ukladu, a fig ? wykresy predkosci kola Vh^oraz predkosci l ptw»Sn ??*? fak^! p??|}T*ff!s2 125 940 programowanej pierwszej Vp,, i drugiej Y^. Uklad posiada dwa wejscia A i B orazjedno wyjscie C.Di) wejscia A jest przylaczony z zewnatrz nadajnik impulsów z kola jezdnego. Czestotliwosc przebiegi pi oMokatncgo przylozonego do wejscia Ajest wprost proporcjonalna do predkosci kola.Do wcjscii Bjoi przylaczony 7 zewnatrz czujnik polozenia pedalu hamulca. Sygnal przylozony do wejscia B jot sygnalem dwustanowym — pedal wcisniety/pedal puszczony. Wyjscie C jest wypro¬ wadzone na zewnatrz i przylaczone do wzmacniacza zaworu. Sygnal otrzymywany na wyjsciu C jest sygnalem dwustanowym — zawór wylaczony/zawór zalaczony.Wejscie A ukladu przeciwposlizgowego jest przylaczone do wejscia ukladu formowania impul¬ sów 1, którego wyjscie pi zlaczonejest do wejscia ukladu 2 wyliczania iloczynu predkosci aktualnej kola Vk i poslizgu s oraz do wejscia ukladu 3 wyliczania predkosci aktualnej kola Vk. Wyjscia ukladów 2 i 3 sa wyjsciami równoleglymi, co o/nucza ze wartosc iloczynu predkosci aktualnej kola Yfci wielkosci stalej posli zgus ora z wartosci predkosci aktualnej kola Vk sa przedstawione w postaci n-bitowych slów binarnych. Wyjscia ukladów 2 i 3 sa dolaczone do wejsc sumatora 4, którego wyjscie jest polaczone z wejsciem informacyjny m (równoleglym) licznika S predkosci programowa* ncj YfH 1. W kazdej chwili czasowej okreslonej przez czestotliwosc dzialania ukladów 2 i 3 na wejsciu informacyjnym licznika S pojawij sie wielkosc Vk(l - s). Wejscie zegarowe licznika S predkosci programowanej Vp,i jest polaczone ? wyjsciem podzielnika czestotliwosci 9, a wejscia sterujace licznika S predkosci programowanej V,»i sa polaczone z pierwszym wyjsciem ukladu sterowania 7, zas wyjscie licznika Sjest dolaczone do wejscia ukladu 6 obnizania poziomu predkosci programo¬ wanej Vpt do poziomu Y^orazdó wejscia ukladu sterowania 7. Wyjscie ukladu kolejnego wejscia ukladu sterowania 7 do pozostalych wejsc, do którego sa dolaczone wyjscie ukladu 3 wyznaczania predkosci aktualnej kola Vk oraz wejscie B ukladu przeciwslizgowego.Drugie wyjscie ukladu sterowania 7 jest przylaczone do wejscia ukladu I wyznaczania czasu At otwarcia zaworu, którego wyjscie przylaczone jest do wejscia równoleglego podzielnika czestotli¬ wosci 9. Wejscie zegarowe podzielnika czestotliwosci 9jest polaczone z wyjsciem zespolu/generato¬ rów 10. ktcrego wyjscie jest polaczone z trzecim wyjsciem ukladu sterowania 7. Czwarte wyjscie ukladu sterowania 7 stanowi wyjscie C ukladu.Praca ukladu podzielona jest na cykle. Dla pierwszego cyklu generowane sa nastepujace zaleznosci: Vpf,(t)=V0 (I -s)-7ot V„2 Dla cyklu drugiego i nastepnych: Vp„(t) = VP„(t.)-a/Att Vp(20)=Vp„(t)-p gdzie: \r\ — predkosc programowana pierwsza Vfpr2 — predkosc programowana druga ti — moment zakonczenia cyklu poprzedniego a, Zo, s, p — wielkosci stale Vc — predkosc kola w momencie rozpoczecia hamowania A — czas otwarcia zaworu Po zalaczeniu napiecia zasilania ukladu sterowania 7 zapewnia wyzerowanie licznika S pred¬ kosci programowanej VpH oraz wyzerowanie wyjscia równoleglego ukladu 8 wyznaczania czasu At otwarcia zaworu Podczas jazdy samochodem, gdy pedal hamulca nic jest wcisniety, na biezaco okreslana jest predkosc aktualna kola jezdnego \\ (w ukladzie 3) oraz iloczyn W s (w ukladzie 2), wielkosci te sa odejmowane binarnie w sumatorze 4. a wielkosc V(l-s) uzyskana w wyniku sumowania podawana jest na biezaco na wejscie informacyjne licznika 5 predkosci programowanej Vp,|. Wcisniecie pedalu hamulca (pojawienie sie odpowiedniego stanu logicznego na wejsciu B ukladu) rozpoczyna cykl pracy ukladu przeciwposlizgowego. Wygenerowany zostaje przez uklad sterowania 7 impuls zapisujacy lan wejsc informacyjnych do licznika 9. Uklad I w dalszym ciagu w \ sterów uje linie wejsciowe do ukladu podzielnika czestotliwosci 9 wstanie zero, natomiast uklad generalom* 10 generuje przebieg prostokatny o stalej czestotliwosci f0 wybranej przez odpowied¬ nie wysterowanie ukladu 10 z ukladu sterowania 7. Wobec powyzszego na wejscie zlioajaceM i t^Mill^mmmmmmmimmmmi^t 123Ml 3 licznika 5 podany jett przebieg o czestotliwosci f» Licznik Sjest licznikiem rewersyjnym, zatem kazdemu cyklowi generatora !• odpowiada zmniejszenie stanu licznika o jeden, a tym samym zmniejszenie predkosci programowanej VFi oraz predkosci programowanej Vp,i uzyskanej przez odjecie wartosci stalej pod Y^i u ukladzie i. Regulujac czestotliwosc jednegogeneratora w zespole 11 mozna uzyskac zmiane szybkosci opadania predkosci programowanej V„i.W momencie, gdy wartosc predkosci kola Vk stanie sie mniejsza od wartosci predkosci programowanej Y^i (wyjscie licznika 5) uklad sterowania 7 powoduje wysterowanie linii wyjsciowej C ijednoczesnie w ukladzie t rozpoczyna sie proces obliczania czasu At otwarcia'zawoni. Wykrycie chwili, gdy predkosc kola Vk staje sie wieksza od predkosci programowanej drugiej V^a (wyjscie ukladu i) powoduje zanik wysterowania linii wyjsciowej C oraz zakonczenie procesu odliczania w ukladzie • czasu At otwarcia zaworu. Jednoczesnie, jesli byl to pierwszy cykl pracy ukladu przeciwposlizgowego zmienione zostaje wysterowanie zespolu generatorów II i w zwiazku z tym na wejscie zliczajace podzielnika czestotliwosci 9 podany jest przebieg prostokatny o czestotliwosci fi. Na wyjsciu podzielnika 9, a jednoczesnie na wejsciu zliczajacym licznika S pojawia sie przebieg prostokatny o czestotliwosci tmm fi/At. W ten sposób zostaje zrealizowana zmiana szybkosci opadania predkosci programowanej V„( i V„2 zgodnie z zalozeniem. Poprzez regulacje czestotliwosci generatora 11 uzyskuje sie zmiane wartosci wspólczynnika a w równaniu: Vpr|-Vpn(l|)-a/Al-t Od tej chwili powtarza sie cykl dzialania ukladu — detekcja przeciecia sie predkosci kola V* z predkoscia V„,t odliczanie czasu At, detekcja przeciecia sie predkosci kola Vk z predkoscia VFj, zmiana szybkosci opadania predkosci programowanej, az do chwili, gdy VF, osiagnie wartosc minimalna, (zalozona z góry, na przyklad Skm/h), wtedy nastepuje zablokowanie ukladu przeciwposlizgowego. PL