Przedmiotem wynalazku jest uklad automatycznej korekcji zera elektronicznego ukladu kwadratujacego bedacego przedmiotem patentu dodatkowego do patentu nr 112942.Uklady tego typu sa stosowane w aparaturze pomiarowej do pomiaru wartosci skutecznej napiec zmiennych, a w szczególnosci w celu poprawy, stalosci zera ukladów kwadratujacych uwzgledniajacych skladowa stala napiecia.Elektroniczny uklad kwadratujacy wedlug patentu nr 112942 zawierajacy dwa tranzystory unipolarne o zródlach polaczonych z masa ukladu, bramkach sterowanych w przeciwfazie napie¬ ciem dostarczanym z wyjscia tranzystorowego wzmacniacza róznicowego i drenach polaczonych poprzez rezystor ze zródlem napiecia zasilajacego zawiera trzeci tranzystor wlaczony tak, ze zmiany jego punktu pracy kompensuja dryft termiczny zera ukladu podstawowego. Bramki obu tranzystorów unipolarnych ukladu podstawowego sa polaczone poprzez rezystory z bramka trzeciego tranzystora unipolarnego, którego zmiany napiecia drenu sa podawane na odwracajace faze wejscie wzmacniacza operacyjnego sterujacego zródlem pradowym zrealizowanym na tranzy¬ storze bipolarnym wlaczonym pomiedzy ujemny biegun zasilania i emitery tranzystorów w syme¬ trycznym wzmacniaczu róznicowym, sterujacym bramki obu tranzystorów.Napiecia zasilajace nieinwersyjne wejscia wzmacniaczy operacyjnych oraz dreny tranzystorów unipolarnych sa podawane zjednego zródla napiecia stabilizowanego. Uklad ten odznacza sie duza odpornoscia na wplywy termiczne, jednak w niektórych zastosowaniach, zwlaszcza w ukladach w których nie mozna przeprowadzac okresowej korekcji zera, dlugookresowy dryft zera wynikajacy z niekontrolowanych zmian charakterystyk tranzystorów unipolarnych jest zbyt duzy.Istota rozwiazania wedlug wynalazku polega na zastosowaniu w ukladzie kwadratujacym petli automatycznej korekcji zera z kondensatorem pamietajacym, przy czym uklad pamietajacy jest dolaczony do punktu korekcji ukladu kwadratujacego poprzez rezystor, którego wartosc w czasie cyklu korekcji jest mniejsza niz jego wartosc w czasie cyklu roboczego. Stosunek czasu trwania cyklu korekcji do czasu trwania cyklu roboczego jest mniejszy niz 1:100. Wyjscie ukladu kwadratujacego jest polaczone z wejsciem dodatkowego wzmacniacza operacyjnego o malym dryfcie wejsciowego napiecia niezrównowazenia.2 120294 Wyjscie wzmacniacza operacyjnego jest polaczone poprzez klucz zwierany w okresie cyklu korekcji z kondensatorem pamietajacym dolaczonym do wejscia wtórnika zbudowanego na tran¬ zystorze unipolarnym. Wyjscie wtórnika jest dolaczone poprzez rezystor o zmiennej wartosci do dzielnika polaryzaujacego wejscia nieinwersyjne wzmacniaczy operacyjnych w ukladzie kwadratu- jacym. Wejscie ukladu kwadratujacego jest dolaczone poprzez uklad kluczujacy naprzemian do zródla napiecia sterujacego i do masy ukladu. Kluczowanie rezystora na wyjsciu wtórnika synchro¬ nicznie z kluczowaniem kondensatora pamietajacego umozliwia zmniejszenie wplywu szumów ukladu kwadratujacego i wzmacniacza operacyjnego na dryft zera ukladu korekcji.Uklad wedlug wynalazku pozwala zmniejszyc dryft napiecia wyjsciowego ukladu kwadratuja¬ cego do wielkosci/tryftu wejsciowego napiecia niezrównowazenia wzmacniacza operacyjnego, a wiec do wielkosci rzedu kilkudziesieciu mikrowoltów.Pr3s4*pi jacym sctmmmSSgf^y P°^czei^ ukladu automatycznej korekcji zera z ukladem kwadratujacym.UkbdTDKj^Snikladem kwadratujacym wedlug polskiego patentu nr 112 942. Baza tranzysto¬ rowa Tijest polaczona poprzez klucz Ki z wejsciem ukladu WE oraz poprzez rezystor Ri i klucz K2 z masa ukladu. Wartosc rezystora Ri jest równa rezystancji zródla napiecia, dolaczonego do wejscia ukladu WE. Wyjscie WY ukladu UK polaczone jest poprzez rezystor R5, z inwersyjnym wejsciem wzmacniacza operacyjnego SC3, którego wejscie nieinwersyjne jest polaczone z masa ukladu.Wyjscie wzmacniacza SC3 jest polaczone poprzez klucz K4 z bramka tranzystora unipolarnego T, do której jest tez dolaczony kondensator C, polaczony druga koncówka z masa ukladu.Dren tranzystora T jest polaczony z dodatnim biegunem zasilania +U2, a jego zródlo jest polaczone poprzez rezystor R4 z ujemnym biegunem zasilania -U2 oraz poprzez rezystor R3 zabocznikowany polaczonym szeregowo z kluczem K3 rezystorem R2 z dzielnikiem R9, Riozasilaja- cym nieinwersyjne wejscia wzmacniaczy operacyjnych SCi i SC2 wewnatrz ukladu kwadratujacego UK.Dzialanie ukladu jest opisane nizej. Klucze Ki, K2, K3 i K4 sa polaczone synchronicznie sygnalem prostokatnym o wspólczynniku wypelnienia mniejszym niz 1:100, przy czym w okresie cyklu korekcji zwarte sa klucze K2, K3, K4 i rozwarty klucz Ki, a w okresie cyklu roboczego jest zwarty klucz Ki i rozwarte klucze K2, K3, K4.W okresie cyklu korekcji przy odlaczonym kluczem Ki zródle sygnalu pojawiajacy sie dryft napiecia wyjsciowego ukladu kwadratujacego-sygnal bledu zera-steruje wzmacniacz operacyjny SC3, z wyjscia którego poprzez klucz K4 zasilany jest kondensator C. Petla ujemnego sprzezenia zwrotnego zamknieta poprzez wtórnik zbudowany na tranzystorze T, rezystory R2, R3, klucz K3 oraz dzielnik R9, Rio zapewnia automatyczna korekcje zera napiecia wyjsciowego ukladu kwadra¬ tujacego UK. W okresie cyklu roboczego przy rozwartym kluczu K4 kondensator C podtrzymuje napiecie o wartosci odpowiadajacej sygnalowi korekcji zera.Cykl korekcji zera i cykl roboczy powtarzaja sie naprzemian. Poniewaz uklad kwadratujacy UK oraz wzmacniacz SC3 wnosza znaczne napiecie szumów o czestotliwosciach wyzszych od czestotliwosci kluczowania, sygnal wystepujacy na kondensatorze C w momencie rozwarcia klucza K4 obarczony jest dodatkowym przypadkowym bledem, powiekszajacym wypadkowy dryft ukladu. W celu znacznego zmniejszenia tego niekorzystnego efektu w okresie cyklu roboczego rozwierany jest klucz K3, zwiekszajac rezystancje wlaczona miedzy wyjsciem wtórnika na tranzy¬ stor T i dzielnikiem R9, Rio.Zastrzezenia patentowe 1. Uklad automatycznej korekcji zera elektronicznego ukladu kwadratujacego, posiadajacy cyklicznie zamykana petle ujemnego sprzezenia zwrotnego stabilizujacego poziom zera napiecia wyjsciowego ukladu kwadratujacego, w którym punkty pracy dwu tranzystorów unipolarnych sa korygowane za pomoca zródla pradowego sterowanego za posrednictwem wzmacniacza operacyj¬ nego napieciem drenu trzeciego tranzystora unipolarnego kompensujacego dryft ukladu kwadra¬ tujacego wedlug patentu nr 112942, znamienny tym, ze uklad pamietajacy napiecie sygnalu120294 3 korekcyjnego skladajacy sie z kondensatora (C), klucza (K4), tranzystora (T) i rezystora (R4) jest polaczony z dzielnikiem zasilajacym wejscia nieinwersyjne wzmacniaczy operacyjnych (SCI) i (SC2) w ukladzie kwadratujacym (UK) poprzez rezystor (R3) w okresie cyklu roboczego oraz poprzez dwa równolegle polaczone rezystory (R2) i (R3) w okresie cyklu korekcji, przy czym stosunek wartosci rezystora (R3) do rezystora (R2) jest wiekszy od jednosci. 2. Uklad wedlug zastrz. 1, znamienny tym, ze stosunek czasu trwania cyklu korekcji do czasu trwania cyklu roboczego jest mniejszy niz 1: 100. r PL