PL119599B1 - Computer interface with variable device priorities - Google Patents
Computer interface with variable device priorities Download PDFInfo
- Publication number
- PL119599B1 PL119599B1 PL21273679A PL21273679A PL119599B1 PL 119599 B1 PL119599 B1 PL 119599B1 PL 21273679 A PL21273679 A PL 21273679A PL 21273679 A PL21273679 A PL 21273679A PL 119599 B1 PL119599 B1 PL 119599B1
- Authority
- PL
- Poland
- Prior art keywords
- interface
- bus
- computer interface
- priority
- logical sum
- Prior art date
Links
- 238000000034 method Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Description
Twórcywynalazku: Jerzy Dyczkowski, Joanna Kowalczyk, Jerzy Zajdel Uprawniony z patentu: Osrodek Badawczo-Rozwojowy Technik Komputerowych i Pomiarów, Warszawa (Polska) Interfejs komputera ze zmiana priorytetów urzadzen Wynalazek dotyczy interfejsu komputera, w którym kazde z urzadzen mogacych sie do interfejsu odwoly¬ wac posiada indywidualna linie priorytetowa, która pobudzana jest w momencie przystepowania urzadzenia do zajmowania interfejsu.Do znanych rozwiazan interfejsów komputerów z indywidualnymi liniami zgloszen urzadzen zaliczyc nale¬ zy równolegly interfejs komputera wedlug patentu PRL nr 93 764.Kazde z urzadzen mogacych sie do interfejsu odwolywac ma oddzielna szyne zgloszenia checi zajecia interfejsu ze scisle okreslonym priorytetem w czasie rezerwacji interfejsu. Indywidualne szyny zgloszen pobudza¬ ne sa, pod wplywem zgloszenia rezerwacji przez urzadzenie, przez uklady rezerwacji poszczególnych urzadzen mogacych sie do interfejsu odwolywac, po stwierdzeniu, ze interfejs nie jest zajety.W przypadku, gdy interfejs jest zajety, co sygnalizowane jest pobudzeniem linii zajetosci, uklad rezerwacji oczekuje na jego zwolnienie. W momencie zaniku sygnalu na szynie zajetosci, uklad rezerwacji pobudza indywi¬ dualna szyne zgloszenia i bada stan wyjscia ukladu sumy logicznej sygnalów na liniach zgloszen, którym przypi¬ sywane sa priorytety wyzsze. Pojawienie sie sygnalu na wyjsciu sumy oznacza, ze interfejs zostaje zajety przez urzadzenie o wyzszym priorytecie i do ponownej rezerwacji interfejsu mozna przystapic po zaniknieciu sygnalu na szynie zajetosci Przedstawione rozwiazanie charakteryzuje sie ustalonymi priorytetami urzadzen pracujacych w interfejsie i mogacych sie do niego odwolywac. Nie pozwala to na zmiane priorytetu urzadzenia zaleznie od wagi aktualnie rozwiazywanego przez dane urzadzenie problemu w ramach zadan rozwiazywanych przez komputer.Wedlug wynalazku interfejs komputera ma w kazdym ukladzie rezerwacji oprócz znanego ukladu sumy logicznej sygnalów na liniach zgloszen, którym w danym momencie przypisywany jest wyzszy priorytet, drugi uklad sumy logicznej sygnalów na liniach zgloszen, którym w danym momencie czasowym przypisywany jest nizszy priorytet, przy czym przy rezerwacji interfejsu przez urzadzenie uwzgledniany jest stan pierwszej lub drugiej sumy logicznej w zaleznosci od tego czy grupie urzadzen dolaczonych do wejsc pierwszej sumy logicznej, czy grupie urzadzen dolaczonych do wejsc drugiej sumy logicznej przypisywany jest w danym momencie czaso¬ wym wyzszy priorytet.2 119 599 Przedstawione rozwiazanie pozwala kosztem na przyklad jednej szyny pobudzanej przez uklad sterujacy w scisle okreslony sposób sterowac czasowo kierunkiem priorytetów urzadzen dolaczonych do interfejsu, przez odwracanie tego kierunku, przy czym rózne sposoby sterowania pozwalaja na uzyskiwanie róznych rozkladów priorytetów w zaleznosci od aktualnych potrzeb i priorytetów zadan realizowanych przez komputer. PL
Claims (2)
- Zastrzezenia patentowe 1. Interfejs komputera posiadajacy wspólna szyne zajetosci oraz dla kazdego urzadzenia mogacego sie do interfejsu odwolywac priorytetowa szyna zgloszen i indywidualny uklad rezerwacji wyposazony w uklad sumy logicznej sygnalów zgloszen, którym w danym momencie przypisany jest wyzszy priorytet, znamienny tym, ze kazdy uklad rezerwacji ma uklad sumy logicznej dla sygnalów zgloszen, którym w danym momencie przypisywany jest nizszy priorytet.
- 2. Interfejs wedlug zastrzezenia 1, znamienny tym, ze ma uklady sterowania bramkowaniem sum logicznych. PracowniaPoligraficzna UP PRL. Naklad 100 egz. Cena 100 zl PL
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL21273679A PL119599B1 (en) | 1979-01-11 | 1979-01-11 | Computer interface with variable device priorities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL21273679A PL119599B1 (en) | 1979-01-11 | 1979-01-11 | Computer interface with variable device priorities |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL212736A1 PL212736A1 (pl) | 1980-09-08 |
| PL119599B1 true PL119599B1 (en) | 1982-01-30 |
Family
ID=19994021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL21273679A PL119599B1 (en) | 1979-01-11 | 1979-01-11 | Computer interface with variable device priorities |
Country Status (1)
| Country | Link |
|---|---|
| PL (1) | PL119599B1 (pl) |
-
1979
- 1979-01-11 PL PL21273679A patent/PL119599B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL212736A1 (pl) | 1980-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kaplan et al. | The ontogenesis of pituitary hormones and hypothalamic factors in the human fetus: maturation of central nervous system regulation of anterior pituitary function | |
| US4375639A (en) | Synchronous bus arbiter | |
| EP0278264A2 (en) | Data processing system with overlap bus cycle operations | |
| JPS5862754A (ja) | 調整システム | |
| EP0380857A3 (en) | Arbitrating communication requests in a multi-processor computer system | |
| EP0820022A3 (en) | Computer system incorporating hot docking and undocking capabilities without requiring a standby or suspend mode | |
| EP0341905A3 (en) | Computer with intelligent memory system | |
| PL119599B1 (en) | Computer interface with variable device priorities | |
| CA2028444A1 (en) | Network system for transmitting vehicle data | |
| EP0913770A3 (en) | Method and apparatus for sharing a time quantum | |
| JPS6481066A (en) | Connection system for multi-processor | |
| JPS5676822A (en) | Control system for input/output device | |
| DE68927157D1 (de) | Deblockierverfahren eines Multiprozessor-Multibus-Systems | |
| JPS5622160A (en) | Data processing system having additional processor | |
| EP0286235A3 (en) | Automatic determination of the number of processor modules for multiprocessor systems | |
| PL123820B1 (en) | Interface in computer | |
| JPS6413660A (en) | Bus arbiter | |
| JPS59218532A (ja) | バス接続方式 | |
| PL123819B1 (en) | Interface in computer system | |
| PARTICIPANTS | Allocation of Special Drawing Rights | |
| PL156356B1 (pl) | Układ zapobiegania automatycznemu zwolnieniu magistrali po zakończeniu cyklu dla sterowników Intel 8218/19 magistrali Multibus lub ich odpowiedników | |
| PARTICIPANTS | Article XVIII, Section 2 | |
| Fitzpatrick et al. | Systems approach to advances in refractory application technology | |
| ORDYNSKII et al. | Central arbiter providing for a uniform distribution of system resources(Tsentral'nyi arbitr, obespechivaiushchii ravnomernoe raspredelenie sistemnykh resursov) | |
| JPH0227461A (ja) | データ転送制御装置 |