Przedmiotem wynalazku jest dzielnik czestotliwosci o czestotliwosci wyjsciowej regulowanej przy pomocy przelacznika kodujacego w kodzie BCD, do ustawiania czestotliwosci impulsów prostokatnych, w szczególnosci do dyskretnego ustawiania predkosci silników skokowych.Znane dzielniki czestotliwosci dzialaja, badz w oparciu o zasade zmiany pojemnosci licznika za pomoca ukladu sprzezen logicznych, badz w oparciu o zasade rozkladu pojemnosci na czynniki i laczenie czlonów o pojemnosciach wynikajacych z tego rozkladu. Znany jest takze z ksiazki J. Pienkosa „Uklady scalone TTL serii UCY74 i ich zastosowanie", WKL, Warszawa 1976, str.221, dzielnik czestotliwosci oparty na rejestrach przesu¬ wajacych zamknietych w petle. W ksiazce P. Misiurewicza, M. Grzybka: „Pólprzewodnikowe uklady logiczne", WNT, Warszawa 1975, str. 173, rys. 3.127, przedstawiony jest dzielnik czestotliwosci zbudowany przy uzyciu licznika synchronicznego z.wpisywaniem synchronicznym. W chwili pojawienia sie sygnalu przeniesienia Y swiad¬ czacego o tym, ze licznik osiagnal stan 1111, nastepuje przelaczenie licznika na wpisywanie równolegle. Wpisa¬ nie odbywa sie przy podaniu kolejnego impulsu zegarowego i dlatego tez na wejscie równolegle licznika trzeba podac uzupelnienie dwójkowe liczby P, bedacej wspólczynnikiem podzialu, a w przypadku dzielnika dziesietne¬ go na wejscie równolegle dekady trzeba podac uzupelnienie dziesiatkowe wspólczynnika podzialu a wiec 10-P.W rozwiazaniu wedlug wynalazku zastosowano uklad skladajacy sie z licznika dziesietnego, komparatora, przelacznika kodujacego, przerzutnikaJ-K, bramki NAND, inwertera i drugiego przerzutnika J-K.Istota rozwiazania polega na tym, ze wyjscie komparatora jest polaczone z wejsciem bramki NAND, a wyj¬ scie Y+ licznika dziesietnego jest polaczone z wejsciem zegarowym C przerzutnika J-K, natomiast wyjscie Q przerzutnika jest polaczone z drugim wejsciem bramki NAND, której wyjscie jest polaczone z wejsciem mwerte- ra, wejsciem drugiego przerzutnika J-K oraz wejsciem zerujacym pierwszego przerzutnika J-K, a ponadto wyjscie inwerterajest polaczone z wejsciem zerujacym licznika dziesietnego.Uklad dzielnika wedlug wynalazku zapewnia uzyskanie na wyjsciu impulsów symetrycznych o czestotliwo- fwe sci zaleznej od stanu przelacznika kodujacego wedlug wzoru fwy= , gdzie fwe - to czestotliwosc wejsciowa, m - liczba dekad liczników, n - liczba nastawiona przelacznikiem kodujacym.2 115912 Rozwiazanie wedlug wynalazku przedstawione jest w przykladzie wykonania na rysunku, który przedsta¬ wia schemat blokowy dzielnika czestotliwosci.Uklad dzielnika czestotliwosci sklada sie z licznika dziesietnego 1, komparatora 2, przelacznika kodujace¬ go 3, przerzutnika J-K 4, bramki NAND 5, inwertera 6, przerzutnika J-K 7. Wyjscie komparatora 2 polaczone jest z wejsciem bramki NAND 5, a wyjscie Y+ licznika dziesietnego 1 jest polaczone z wejsciem zegarowym C przerzutnika 4.Wyjscie Q przerzutnika 4 jest polaczone z drugim wejsciem bramki NAND 5, której wyjscie jest polaczone z wejsciem inwertera 6, wejsciem przerzutnika 7 oraz wejsciem zerujacym R przerzutnika 4. Wyjscie inwertera 6 jest polaczone z wejsciem zerujacym licznika dziesietnego 1.Do wejscia C licznika dziesietnego 1 doprowadzone sa impulsy z zewnetrznego generatora. Komparator 2 porównuje stan wyjsc licznika 1 ze stanem przelacznika kodujacego 3. Gdy stan wejsc A0, At, A2 ... komparato¬ ra 2 jest równy stanowi wejsc B0, Bt, B2 ..., to na wyjsciu A = B komparatora 2 pojawia sie impuls. Po dziesieciu impulsach na wyjsciu Y+ licznika 1 pojawia sie impuls, powodujacy zmiane stanu przerzutnika 4 w stan Q = 1.Wówczas przy nastepnym zrównaniu sie A = B impuls na wyjsciu komparatora 2, przechodzac przez bramke NAND 5, powoduje zerowanie — ustawienie Q = 0 - przerzutnika 4 oraz przez inwerter 6 zerowanie licznika 1.Ten sam impuls jest takze doprowadzony do przerzutnika 7 na jego wejscie liczace C. Na wyjsciu Q przerzutnika 7 otrzymuje sie impulsy symetryczne o czestotliwosci zaleznej od stanu przelacznika kodujacego 3 wedlug fwe wzoru fwv = ~"—~z ", gdzie fwe to czestotliwosc wejsciowa, m - liczba dekad liczników; n - liczba nasta- *wy 2(10m+n) wiona przelacznikiem kodujacym 3.Zastrzezenie patentowe Dzielnik czestotliwosci do ustawiania czestotliwosci impulsów prostokatnych, w szczególnosci do dyskret¬ nego ustawiania predkosci silników skokowych, skladajacy sie z licznika dziesietnego, komparatora, przelaczni¬ ka kodujacego, dwóch przerzutników J-K, bramki NAND i inwertera, znamienny tym, ze wyjscie komparatora (2) polaczone jest z wyjsciem bramki NAND (5), a wyjscie (Y+) licznika dziesietnego (1) polaczo¬ ne jest z wejsciem zegarowym (C) przerzutnika (4), natomiast wyjscie (Q) przerzutnika (4) jest polaczone z drugim wejsciem bramki NAND (5), której wyjscie jest polaczone z wejsciem inwertera (6), wejsciem przerzut¬ nika (7) oraz wejsciem zerujacym przerzutnika (4), a ponadto wyjscie inwertera (6) polaczone jest z wejsciem zerujacym licznika dziesietnego (1). c- r y- A 2 A»B B ^ C 4 R« 7fi 71* Ki UJ?] j .Prac. Poligraf. UP PRL naklad 120+18 Cena 45 zl PL