Przedmiotem wynalazku jest uklad polaczen miernika stosunku napiec przemiennych przezmat- czony, zwlaszcza dla pomiaru stosunku napiec wyjsciowych i wejsciowych okreslonego toru tran¬ smisyjnego*, którym moze: byc dowolny czwórnik czynny luib bierny. Uklad wedlug wynalazku opar¬ ty jest na, zasadzie, potrójnego calkowaniai sygna¬ lów przemiennych, Stan techniki. Znanym jest z polskiego opisu patentowego nr 97688 sposób poimiiairu stosunku napiec przemiennych oparty na zasadzie potrój¬ nego calkowania, tych napiec oraiz uklad, do stoso¬ wania tego sposobu. W znanym ukladzie do pomiaru stosunku napiec przemiennych funkcjonalny blok, bedacy blizej nie sprecyzowanym prostownikiem, jest polaczony z jednej strony z wyjsciem komutato¬ ra a z drugiej strony z przetwornikiem napiecia na prad i jednoczesnie z ukladem kompensujacym, przy czyim synchronizowany generator jest pola¬ czony z wyjsciem komuitaitora; zas wyjscie gene¬ ratora jest polaczone z Ukladem sterujacym pola¬ czonym ze sterujacym wejsciem komutatora^ ste¬ rujacym wejsciem przetwornika i licznikiem, zas komparator uklaujiu jest polaczony z wyjsciem su¬ matora napiec, kitótrego wejscia sa polaczone z wyjsciem inleg^eftarai i z wyjsciem ukladu konV prasujacego.Istota wynalazku, Uk&jd wedlug wynalazku, za¬ wierajacy na wejsciu komutator i zaopatrzony w integrator, którego wyjscie jest polaczone z wejsciem komparatora ma wyjscie kormuAaitora polaczone przez wzmacniacz o przelaczanym wzmocnieniu z wejsciem srodikowoprzepustowego filtru, którego wyjscie jest .polaczone z djwupolów- 5 kowym prostownikiem. Wyjscie prostownika jest polaczone przez kluczujacy uklad z wejsciem inte¬ gratora, przy czym sterujace wejscia komutatora i wzmacniacza o przelaczanym wzmocnieniu oraz dwujpolówkowego prostownika i rewersyjmego li- 10 cznika sa polaczone z przynaleznymi iim wyjscia¬ mi dekodera rozkazów. Wejscia dekodera rozka~ zów sa polaczone z wyjsciami licznika, stanów, z którymi jednoczesnie sa polaczone programujace wejscia multipleksera, którego wejscia sa polaczo- 15 ne z blokiem detekcji warunków. Wyjscie multi¬ pleksera jest polaczone z przynaleznym mu wej¬ sciem ukladu synchronizacji, którego jedno* wyj¬ scie jest polaczone ze sterujacym wejsciem klu¬ czujacego ukladu zas drugie wyjscie z wejsciem 2q zliczajacym licznika stanów. Przerywajace wej¬ scia licznika stanów, ukladu synchronizacjii i re¬ wersyjnego licznika sa polaczone z wyjsciem blo¬ ku przerwan, natomiast wyjscie podwajacza cze¬ stotliwosci jest polaczone z wejsciem zliczajacym 25 rewersyjmego licznika i jednoczesnie z wejsciem synchronizujacymi ukladu synchronizacji, podczas gdy wejscie podwajacza, czestotliwosci jest pola¬ czone ze zródlem sygnalu pfoporcjcriailnegO' do sy¬ gnalu dzielnika mierzonego ilorazu napiec prze- M miennych. 115 081115 081 Dwupolówkowy prostownik zastosowany w ukla¬ dzie ma diwie dodatkowe diody polaczone wzgle¬ dem sieibie szeregowo a^przeciwsobnie wzgledem dwóch diod operacyjnego prostownika., przy czym obydwie pary diod safiiaprzemiennie wlaczone w uklad przez dodatkowy kluczujacy uklad, pod¬ czas gdy wyjlscie pierwszego oiperacyjnego wzmac- • niacza prostownika jest polaczone przez dodat¬ kowy integrator z nieodwracajacym wejsciem wy¬ mienionego wzmacniacza.Uklad wedlug wynalazku pozwala na, pomiar stosunku napiec przemiennych z dokladnoscia wieksza niz 0,1% w-warunkach istotnego uprosz¬ czenia ukladu sterujacego pomiarem poprzez opar¬ cie ukladu sterowania na zasa.dzie czterostancwe- go ukladu sterujacego. Zastosowanie szczególnej konstrukcji prostownika! umozliwia automatyczne zerowanie ukladu pomiarowego- co istotnie wply¬ wa na dokladnosc pomiaru. Zastosowanie ukladu kluczujacego, synchronicznie siteriowanego^ elimi¬ nuje wplyw stanów nieustalonych gwarantujac, w polaczeniu z uprzednio wymienionymi srodka¬ mi, wysoka niezawodnosc u/kladu i nieuzyskiwa- .na w znanych Ukladach dokladnosc pomiaru.Objasnienie rysunku. Wynalazek jest blizej ob¬ jasniony na przykladzie wylkonania przedstawio¬ nymi na rysunku na kltórym fig. 1 pokazuje sche¬ mat blokiowy calego ukladu polaczen, zas' fig. 2 schemat polaczen dwupolówkowego. prostownika zastosowanego w ukladzie.Przyklad realizacji wynalazku. Uklad wedlug wynalazku ma na wejsciu komutator 1 sygnalów mierzonych. Wyjscie komutatora 1 jest polaczone poprzez wzmacniacz 2 o przelaczanym wzmocnie¬ niu) ze srodkowoprzepustowym filtrem 3, którego wyjscie jest polaczone z wejsciem dwupolówko¬ wego prostownika 4. Wyjscie wymienionego pro¬ stownika 4 jest polaczone przez kluczujacy uklad 5 z jednym wejsciem integratora 6. Wyjscie in¬ tegratora 6 jest polaczone z wejsciem kompara¬ tora 7, którego wyjscie jest polaczone poprzez uklad 8 automatycznego zerowania z drugim wej¬ sciem integratora 6 i jednoczesnie bezposrednio z wejsciem bLoku 9 detekcji warunków. Programu- - jace wejscia komutatora 1, wzmacniacza 2 o prze¬ laczanymi wzmocnieniu, prostownika' 4, rewersyj- nego licznika. 10 i ukladiu 8 automatycznego ze¬ rowania sa polaczone z przynaleznymi wyjsciami dekodera U rozkaizów. Wyjscia licznika 12 sta¬ nów sa polaczone bezposrednio z przynaleznymi im wejsciami dekodera 11 rozkazów i jednocze¬ snie z wejsciami programujacymi multipleksera 13. Wejscie pcdwaijacza 14 czestotliwosci jest po¬ laczone ze zródlem sygnailu proporcjonalnego do sygnalu VR dzielnika mierzonego iloraeiu napiec przemiennych. Wyjscie wspomnianego podwaja - cza 14 jest polaczone ze zliczajacym wejsciem re- wersyjnego.- licznika 10 oraz w wejisciem synchro¬ nizujacym ukladu 15 synchronizacji. Wyjscia re¬ wersyjnego licznika 10 sa polaczone z przynalez¬ nymi wejsciami bloku 9 detekcji warunków, któ¬ rego wyjscia poprzez multiplekser 13 sa polaczone z wejsciem ukladu 15 synchiroriizacja. Jedno wyj¬ scie ukladu 15 synchronizacji jest polaczone ze zliczajacym wejsciem licznika 12 stanów, natomiast drugie wyjscie wspomnianego ukladu 15 ze ste¬ rujacym wejsciem kluczujacego ukladu 5. Wyjscie bloku 16 przerwan jest polaczone z.wejsciami prze¬ rywajacymi ukladu 15 synchronizacji, licznika, re- s wersyjnego 10 i licznika 12 stanów.Dwiupolówkówy prostownik 4 jest utworzony z operacyjnego prostownika 17 zaopatrzonego w pa¬ re dodatkowych diod 18 i 19 laczonych miedzy soba szeregowo, a przeciwsobnie wzgledem diod io operacyjnego prostownika 17, przy czym diody operacyjnego prostownika 17 i dodatkowe diody 18 i 19 sa naprzemiennie wlaczone w obwód za po¬ moca dodatkowego kluczujacego ukladu 20. Wyj¬ scie pierwszego operacyjnego wzmacniacza 21 ope- 15 racyjnego prostownika 17 jest polaczone ^przez do- : datkowy integrator 22 z nieodwracajacym wej¬ sciem operacyjnego wzmacniacza 21.Dzialanie ukladu wedlug wynalazku przebiega nastepujaco. Uklad wedlug wynalazku jest oparty 20 na znanej metodzie potrójnego calkowania. Stero¬ wanie procesem pomiarowym polega na genero¬ waniu w okreslonej sekwencji rozkazów progra¬ mujacych poszczególne bloki funkcjonalne. Progra¬ mujace rozkazy sa generowane przez czterostano- 25 wy uklad sterujacy utworzony z bloku 9 detekcji warunków, multipleksera 13, ukladu 15, synchro¬ nizacji i licznika 12 stanów. Uklad sterujacy prze¬ chodzi kolejno przez cztery stany zwane dalej sta¬ nem wyjsciowym, pierwszym, drugim i trzecim. 30 Przejscie z aktualnego stanu do kolejnego prze¬ biega w nastepujacy sposób. W kazdym ze stanów licznik 12 generuje sygnaly zwane dalej adresem.Adres ten jest tlumaczony w dekoderze 11 rozka¬ zów na programujace rozkazy i jednoczesnie po- 35 woduje zaadresowanie odpowiedniego wejscia mul¬ tipleksera 13 i tym samym wyibranie w bloku 9 detekcji warunków odpowiedniego detektora ba¬ dajacego sygnaly warunku zmiany aktualnego stanu na kolejny. Uklad 15 synchronizacji badajac 40 zaistnienie koincydencji impulsu synchronizujace¬ go i odpowiedniego sygnalu generowanego przez aktualnie wybrany detektor warunku powoduje wygenerowanie impulsu, którego przednie zbocze powoduje rozwarcie kluczujacego uklad 5 a tylne 45 zbocze zmiane adresu generowanego przez licznik 12 stanów. Moment ponownego wlaczenia kluczu¬ jacego ukladu 5 jest synchronizowany przez uklad 15 synchronizacji w ten sposób, ze czas rozwarcia kluczujacego ukladu 5 jest równy calkowitej wie- 60 lokrotnosci okresu przebiegu synchronizujacego ge¬ nerowanego przez podwajacz 14 czestotliwos^T.W tym czasie programowane sa bloki funkcjonal¬ ne calego ukladu miernika do pracy w nowym stanie i ustalaja sie sygnaly w torze pomiarowym. 55 Czterostanowy uklad sterujacy moze w kazdym momencie realizacji pomiarowego algorytmu przejsc do stanu wyjsciowego pod wplywem sy¬ gnalu przerwania generowanego przez blok 16 przerwan i pozostawac w tym stanie przez czas 60 trwania przerwania. W stanie wyjsciowym realizo¬ wany jest proces automatycznego zerowania pole¬ gajacy na podaniu potencjalu masy przez komuta¬ tor 1 na prostownik 4, zwarciu kluczujacego ukladu 5 i zamknieciu integratora 6 oraz komparatora 7po- w przez uklad 8 automatycznego zerowania w petli{ 5 115 081 6 -^ujemnego sprzezenia zwrotnego. Zdjecie przerwa¬ nia powoduje przejscie ukladu do kolejnego stanu zwanego pierwszym w którym na wejscie wzmac¬ niacza 2 podane zostaje napiecie mierzone Vx i za¬ programowana ujemna biegunowosc napiecia wyj¬ sciowego prostownika 4. Po zwarciu kluczujacego ukladu 5 integrator 6 calkuje wyprostowane na¬ piecie Vx o ujemnej polaryzacji i jednoczesnie w rewersyjnym liczniku 10 zliczone sa impulsy syn¬ chronizujace.Po zliczeniu 100 impulsów uklad przechodzi do kolejnego stanu zwanego drugim w którym poda¬ ne zostaje napiecie VR i zaprogramowana dodat¬ nia polaryzacja napiecia wyjsciowego prostownika 4. Po' wlaczeniu kluczujacego ukladu 5 integrator 6 jest rozladowywany wyprostowanym napieciem VR a jednoczesnie impulsy synchronizujace sa sumo¬ wane w rewersyjnym liczniku 10 po podaniu ich na wejscie dodajace dekady o wadze 102. Przejscie *do nastepnego stanu zwanego trzecim nastepuje synchronicznie z impulsem synchronizujacym po zmianie stanu logicznego wyjscia komperatora 7.W stanie trzecim zostaje podane napiecie o am¬ plitudzie równej 10-* amplitudy napiecia VR, na¬ tomiast prostownik 4 zostaje przeprogramowany „ponownie na 'biegunowosc ujemna. Po wlaczeniu kluczujacego ukladu 5 integrator 6 jest ladowany wyprostowanym napieciem 10~z VR, jednoczesnie impulsy synchronizujace sa odejmowane w rewer¬ syjnym liczniku 10 po podaniu ich na wejscie odejmujace dekady o wadze 10°.Proces odejmowania zostaje przerwany i naste¬ puje przejscie do stanu wyjsciowego po ponownej zmianie stanu logicznego wyjscia komparatora 7.W liczniku 10 znajduje sie cyfrowa wartosc sto- Vx ~ sumku napiec .VR Zastrzezenia patentowe 1. Uklad polaczen miernika stosunku napiec prze¬ miennych zawierajacy na wejsciu komutator a za¬ opatrzony w integrator, którego wyjscie jest po¬ laczone z wejsciem komparatora oraz zaopatrzony w prostownik i licznik rewersyjny, znamienny tym, ze wyjscie komutatora (1) jest polaczone przez wzmacniacz (2) o przelaczanym wzmocnieniu z 5 wejsciem srodkowoprzepustowego filtru (3), które¬ go wyjscie jest polaczone z dwupolówkowym pro¬ stownikiem (4), którego wyjscie z kolei jest pola¬ czone przez kluczujacy uklad (5) z wejsciem inte¬ gratora (6), przy czym sterujace wejscia komuta¬ tora (1), wzmacniacze (2) o przelaczanym wzmoc¬ nieniu oraz dwupolówkowego prostownika (4) i rewersyjnego licznika (10) sa polaczone z przy¬ naleznymi im wyjsciami dekodera (11) rozkazów, którego wejscia sa polaczone z wyjsciami licznika (12) stanów, z którymi jednoczesnie sa polaczone programujace wejscia multipleksera (13), którego wejscia sa polaczone z blokiem (9) detekcji wa¬ runków, podczas gdy wyjscie multipleksera (13) jest polaczone z przynaleznym mu wejsciem ukla¬ du (15) synchronizacji, którego jedno wyjscie jest polaczone ze sterujacym wejsciem kluczujace¬ go ukladu (5), zas drugie wyjscie z wejsciem zli¬ czajacym licznika (12) stanów, a przerywajace wej¬ scia tego licznika (12), ukladu (15) synchronizacji i rewersyjnego licznika (10) sa polaczone z wyj¬ sciem bloku (16) przerwan, natomiast wyjscie po- dwaj acza (14) czestotliwosci jest polaczone z wej¬ sciami zliczajacymi rewersyjnego licznika (10) i jednoczesnie z wejsciem synchronizujacym ukla¬ du (15) synchronizacji, a wejscie wymienionego po- dwajacza (14) czestotliwosci jest polaczone ze zródlem sygnalu proporcjonalnego do sygnalu (VR) dzielnika mierzonego ilorazu napiec przemien¬ nych. 2. Uklad wedlug zastrz. 1, znamienny tym, ze dwupolówkowy prostownik <4) jest zaopatrzony w dodatkowe dwie diody (18 i 19) laczone miedzy so¬ ba szeregowo a przeciwsobnie wzgledem diod ope¬ racyjnego prostownika (17), przy czym. obydwie pary diod sa naprzemiennie wlaczane w uklad przez dodatkowy kluczujacy uklad (20), podczas gdy wyjscie pierwszego operacyjnego wzmacniacza (21) operacyjnego prostownika (17) jest polaczone przez dodatkowy integrator (22) z nieodwracajacym wejsciem wymienionego operacyjnego wzmacnia¬ cza (21). 15 20 25 30 35 40115 081 r^ FIG.2 PZGraf. Koszalin D-600 105 A-€ Cena 100 zl PLThe subject of the invention is a connection system of an alternating voltage ratio meter provided, especially for measuring the ratio of the output and input voltages of a specific transmission path, which may be any active or reactive cross. The system according to the invention is based on the principle of triple integration and alternating signals. The state of the art. There is known from the Polish patent specification No. 97688 a method of measuring the ratio of alternating voltages based on the principle of triple integration of these voltages and a system for the application of this method. In the known system for measuring the alternating voltage ratio, a functional block, which is a rectifier more closely, is connected on the one hand with the output of the commutator and on the other hand with the voltage-to-current converter and simultaneously with the compensating circuit, whereby the synchronized generator is connected to the the departure of the commander; while the output of the generator is connected to a control circuit connected to the control input of the commutator, which controls the input of the converter and the counter, while the uklaujiu comparator is connected to the output of the voltage simulator, all the inputs are connected to the output and the output of the circuit The essence of the invention, The circuit according to the invention, containing a commutator at the input and equipped with an integrator, the output of which is connected to the comparator input, has an Aaitor output connected by an amplifier with switched gain to the input of a low-pass filter, the output of which is connected to a low pass filter. With a 5-pole rectifier. The output of the rectifier is connected via a keying circuit to the input of the integrator, the control inputs of the commutator and the amplifier with switchable gain and of the double-pole rectifier and reverse switch are connected to the corresponding outputs of the command decoder. The command decoder inputs are connected to the counter outputs, states that are simultaneously connected to the programming inputs of the multiplexer whose inputs are connected to the condition detection block. The output of the multiplexer is connected to the associated input of the synchronization circuit, one output of which is connected to the controlling input of the key circuit and the other output to the input 2q counting the state counter. The interrupting inputs of the state counter, synchronization circuit and reverse counter are connected to the output of the interrupt block, while the output of the frequency doubler is connected to the counter input 25 of the reverse counter and simultaneously to the synchronizing input of the synchronization circuit, while frequency is connected with the source of the high-resistance signal to the divider signal of the measured AC quotient. 115 081115 081 The two-pole rectifier used in the circuit has two additional diodes connected in series with respect to the two operating diodes of the rectifier, with both pairs of safia diodes alternately connected to the circuit by an additional keying circuit, while the output of the first The oiperative rectifier amplifier is connected by an additional integrator to the non-inverting input of the said amplifier. The system according to the invention allows the measurement of the alternating voltage ratio with an accuracy greater than 0.1% under conditions of significantly simplifying the control system by basing the control system on the principle of a four-stage control system. Use of a special rectifier design! enables automatic zeroing of the measuring system - which significantly affects the accuracy of the measurement. The use of a synchronously spelled keying system eliminates the influence of transient states, guaranteeing, in combination with the aforementioned measures, high reliability of the circuit / sequence and the accuracy of measurement, which is not achieved in known systems. Clarity of the drawing. The invention is illustrated in more detail by the embodiment shown in the drawing in which Fig. 1 shows a block diagram of the entire circuit, while Fig. 2 shows a diagram of a two-half circuit. rectifier used in the system. Example of the invention implementation. The system according to the invention has at the input a commutator 1 of the measured signals. The output of the commutator 1 is connected via an amplifier 2 with switchable gain) to a band-pass filter 3, the output of which is connected to the input of a two-pole rectifier 4. The output of said rectifier 4 is connected by a keying circuit 5 to one input of the integrator 6. Output The integrator 6 is connected to the input of the comparator 7, the output of which is connected via an automatic reset circuit 8 to the second input of the integrator 6 and simultaneously directly to the input of the condition detection block 9. Programming inputs of commutator 1, amplifier 2 with switched gain, rectifier '4, reverse counter. 10 and the automatic zeroing circuit 8 are connected to the associated decoder outputs U of the instructions. The outputs of the states counter 12 are connected directly to the corresponding inputs of the decoder 11 of the instructions and simultaneously to the programming inputs of the multiplexer 13. The input pc of the frequency diverter 14 is connected to the source of the signal proportional to the signal VR of the divider of the measured converter. The output of said doubler 14 is connected to the counter input of the reverse counter 10 and to the synchronizing input of the synchronization circuit 15. The outputs of the reverse counter 10 are connected to the associated inputs of the condition detection block 9, the outputs of which through the multiplexer 13 are connected to the input of the synchirorization circuit. One output of the synchronization circuit 15 is connected to the counting input of the 12 state counter, while the other output of said circuit 15 to the controlling input of the keying circuit 5. The output of the interrupt block 16 is connected to the interrupting inputs of the synchronization circuit 15, the counter, etc. - a version 10 and a 12-state counter. The two-halved rectifier 4 consists of an operating rectifier 17 provided with pairs of additional diodes 18 and 19 connected in series with each other, and opposite the diodes and of the operating rectifier 17, the operating diodes 17 and additional the diodes 18 and 19 are alternately connected in the circuit by an additional keying circuit 20. The output of the first operational amplifier 21 of the rectifier operational amplifier 17 is connected by an additional integrator 22 to the non-inverting input of the operational amplifier 21. Operation of the system according to the invention is as follows. The system according to the invention is based on the known triple integration process. The control of the measurement process consists in generating in a specific sequence of instructions programming individual functional blocks. The programming instructions are generated by a four-state control circuit made of condition detection block 9, multiplexer 13, circuit 15, sync and a 12 state counter. The control circuit passes successively through four states, hereinafter referred to as the output state, the first, the second and the third. The transition from the current state to the next proceeds as follows. In each of the states, the counter 12 generates signals, hereinafter referred to as the address. This address is translated in the decoder 11 of orders into programming orders and at the same time causes the address of the corresponding input of the multiplexer 13 and thus selection in the detection block 9 of the conditions of the appropriate detector. ¬ giving signals to the condition of changing the current state to the next one. The synchronization system 15, examining the occurrence of the coincidence of the synchronizing pulse and the corresponding signal generated by the currently selected condition detector, causes the generation of a pulse, the leading edge of which causes the opening of the keying system 5 and the trailing edge 45 to change the address generated by the counter of 12 states. The time of switching on the key circuit 5 is synchronized by the timing circuit 15 in such a way that the opening time of the key circuit 5 is equal to the total number of times the timing of the timing waveform generated by the frequency doubler 14 at this time, the functional blocks are programmed. the whole system of the meter to work in a new condition and the signals in the measurement path are fixed. The four-state control system may, at any time during the execution of the measuring algorithm, go to the initial state under the influence of the interrupt signal generated by the interrupt block 16 and remain in this state for the duration of the interrupt. In the initial state, the automatic zeroing process is carried out. It consists in applying the mass potential through the commutator 1 to the rectifier 4, shorting the keying circuit 5 and closing the integrator 6 and comparator 7 through the automatic zeroing circuit 8 in the {5 115 081 loop. 6 - ^ negative feedback. Removal of the interruption causes the system to go to the next state, called the first, in which the voltage Vx is applied to the input of the amplifier 2 and the programmed negative polarity of the output voltage of the rectifier 4. After a short-circuit of the keying system 5, the integrator 6 connects the straightened voltage. Vx with negative polarity and at the same time synchronizing pulses are counted in the reverse counter 10. After counting 100 pulses, the system goes into the next state, called the second, in which the voltage VR is given and the programmed positive polarity of the output voltage of the rectifier 4. After switching on In keying circuit 5, the integrator 6 is discharged with the rectified voltage VR and at the same time the synchronizing pulses are summed up in the reverse counter 10 after they are fed to the input adding decades weighing 102. The transition to the next state, called the third, occurs synchronously with the synchronizing pulse after a change in the logical state of the output 7 in the third state a voltage is applied with an amplitude equal to 10% of the voltage amplitude VR, and the rectifier 4 is reprogrammed "back to" the negative polarity. After switching on the keying system 5, the integrator 6 is charged with a rectified voltage 10 ~ with VR, at the same time the synchronizing pulses are subtracted in the reverse counter 10 after they are applied to the input of the 10 ° decade subtraction. 7. In the numerator 10 there is a digital value of the sum of voltages .VR. Patent Claims 1. Connection system of the alternating voltage ratio meter, including a commutator at the input and equipped with an integrator whose output it is connected to the input of the comparator and provided with a rectifier and a reverse counter, characterized in that the output of the commutator (1) is connected via a switchable amplifier (2) to the input of the low-cut filter (3), the output of which is connected to with a two-line rectifier (4), the output of which is in turn connected by a keying circuit (5) with the inte switch (6), the control inputs of the commutator (1), the amplifiers (2) with switchable gain and the two-pole rectifier (4) and the reverse counter (10) are connected to the corresponding outputs of the command decoder (11) , the inputs of which are connected to the outputs of the counter (12) of the states, which are simultaneously connected to the programming inputs of the multiplexer (13), the inputs of which are connected to the condition detection block (9), while the output of the multiplexer (13) is connected to the associated it is the input of the synchronization circuit (15), one output of which is connected to the controlling input of the keying circuit (5), and the other output to the input that counts the state counter (12), and the interrupting inputs of this counter (12) , of the synchronization circuit (15) and the reverse counter (10) are connected to the output of the interrupt block (16), while the output of the frequency doubler (14) is connected to the counting inputs of the reverse counter (10) and simultaneously to the input s with the synchronization circuit (15) and the input of said frequency coupler (14) is connected to a signal source proportional to the signal (VR) of the divider of the measured AC ratio. 2. System according to claim A method according to claim 1, characterized in that the two-pole rectifier <4) is provided with two additional diodes (18 and 19) connected between each other in series and opposite to the diodes of the operating rectifier (17), whereby. the two pairs of diodes are alternately switched on by the auxiliary keying circuit (20), while the output of the first operational amplifier (21) of the operational rectifier (17) is connected by an additional integrator (22) to the non-inverting input of said operational amplifier (21). 15 20 25 30 35 40 115 081 ^ FIG. 2 PZGraf. Koszalin D-600 105 A- € Price PLN 100 PL