PL100456B1 - Przetwornik czestotliwosci na napiecie stale - Google Patents

Description

Przedmiotem wynalazku jest przetwornik czestotliwosci na napiecie stale, stosowany zwlaszcza w ukladach stabilizaqi obrotów silnika pradu stalego urzadzen z nosnikiem magnetycznym, Stan techniki. Znany jest przetwornik czestotliwosci impulsów na napiecie stale, dzialajacy na zasadzie porównania czestotliwosci sygnalu wejsciowego z czestotliwoscia sygnalu odniesienia. Przetwornik ten jest utworzony z zespolów i ukladów elektronicznych o nastepujacym polaczeniu. Pierwsze wejscie pierwszego ukladu bramkujacego i wejscie generatora sygnalowego sa polaczone z pierwszym zaciskiem wejsciowym, na który podany jest sygnal wejsciowy. Wyjscie generatora sygnalowego jest polaczone z wejsciem ukladu sterujacego. Drugie wejscie pierwszego ukladu bramkujacego jest polaczone z pierwszym wyjsciem ukladu sterujacego, natomiast wyjscie pierwszego ukladu bramkujacego jest polaczone z pierwszym wejsciem licznika.

Pierwsze wejscie drugiego ukladu bramkujacego jest polaczone z drugim zaciskiem wejsciowym, na który jest podany sygnal czestotliwosci odniesienia, natomiast drugie wejscie tego ukladu jest polaczone z drugim wyjsciem ukladu sterujacego. Wyjscie drugiego ukladu bramkujacego jest polaczone z pierwszym wejsciem licznika. Trzecie wyjscie ukladu sterujacego jest polaczone z wejsciami trzech ukladów opózniajacych. Drugie wejscie licznika jest polaczone z wyjsciem pierwszego ukladu opózniajacego, zas wyjscie tego licznika jest polaczone z pierwszym wejsciem trzeciego ukladu bramkujacego. Drugie wejscie trzeciego ukladu bramkujacego jest polaczone ze zródlem pradu stalego.

Wyjscie trzeciego ukladu bramkujacego jest polaczone z pierwsza elektroda pierwszego kondensatora z pierwszym wejsciem czwartego ukladu bramkujacego, i z pierwszym wyjsciem piatego ukladu bramkujacego, przy czym druga elektroda pierwszego kondensatora i pierwsze wejscie piatego ukladu bramkujacego sa polaczone z punktem o potencjale odniesienia, drugie wejscie piatego ukladu bramkujacego jest polaczone z wyjsciem drugiego ukladu opózniajacego, drugie wejscie czwartego ukladu bramkujacego jest polaczone2 100 456 z wyjsciem trzeciego ukladu opózniajacego, natomiast wyjscie czwartego ukladu bramkujacego jest polaczone z pierwsza elektroda drugiego kondensatora izwejscieiti wzmacniacza pradu zmiennego. Druga elektroda drugiego kondensatora jest polaczona z punktem o potencjale odniesienia.

Wyjscie wzmacniacza pradu zmiennego jest polaczone, poprzez trzeci kondensator, z wejsciem integratora i z wyjsciem ukladu odtwarzania skladowej stalej. Pierwsze wejscie ukladu odtwarzania skladowej stalej jest polaczone z punktem o potencjale odniesienia, zas drugie wejscie tego ukladu jest polaczone z trzecim wyjsciem ukladu sterowania. Wyjscie integratora stanowi jednoczesnie wyjscie przetwornika.

Znany przetwornik dziala w ten sposób, ze sygnal wejsciowy steruje pierwszy uklad bramkujacy, natomiast wygasil czestotliwosci odniesienia steruje drugi uklad bramkujacy. Obydwa uklady bramkujace sa otwierane przez sygnaly dostarczone z ukladu sterujacego, którego praca jest synchronizowana generatorem sygnalowym, pobudzanym do pracy przez impulsy sygnalu wejsciowego. Uklady bramkujace pierwszy i drugi sa otwierane na przemian przez uklad sterujacy, i podajac sygnaly wyjsciowe na licznik elektroniczny. Licznik jest otwierany sygnalem przeslanym z ukladu sterujacego poprzez pierwszy uklad opózniajacy. Impuls wyjsciowy licznika steruje trzeci uklad bramkujacy, poprzez który jest ladowany pierwszy kondensator. Okres ladowania i rozladowana pierwszego kondensatora jest zalezny od funkcjonowania piatego ukladu bramkujacego. Praca piatego ukladu bramkujacego jest sterowana, poprzez drugi uklad bramkujacy, sygnalem z ukladu sterujacego. Czwarty uklad bramkujacy, dzialajacy w dwóch kierunkach, podczas wysterowania sygnalem podanym na jego drugie wejscie,^zmniejsza napiecie na kondensatorze pierwszym, natomiast zasila ladunkiem drugi kondensator, przy czym wartosc wzgledna tego ladunku jest taka, ze amplituda napiecia wystepujacego na drugim kondensatorze jest proporcjonalna do róznicy czestotliwosci sygnalu wejsciowego i sygnalu odniesienia zas przebieg tego napiecia jest sygnalem prostokatnym o niewielkiej amplitudzie. Sygnal prostokatny jest podany na wzmacniacz pradu zmiennego, a po wzmocnieniu na integrator poprzez trzeci kondensator.

W celu odróznienia charakteru bledu, to znaczy odróznienia czy czestotliwosc sygnalu jest mniejsza czy wieksza od czestotliwosci sygnalu odniesienia, podaje sie sygnal prostokatny na uklad odtwarzania skladowej stalej. Uklad odtwarzania skladowej stalej jest uruchamiany sygnalem z ukladu sterujacego. Znany przetwornik, z ragi zastosowania w nim kilku ukladów opózniajacych, jest urzadzeniem nadajacym sie szczególnie do przetwarzania sygnalów o duzej czestotliwosci repetycji w stosunku bezwladnosci ukladu wykonawczego.

Z tego wzgledu nie nadaje sie on do zastosowania w petli ujemnego sprzezenia zwrotnego ukladu stabilizacji obrotów maloinercyjnego silnika pradu stalego, na osi którego jest zamocowany tachometr cyfrowy.

Istota wynalazku. Przetwornik wedlug wynalazku jest utworzony z ukladów elektronicznych i elementów elektrycznych polaczonych nastepujaco. Pierwsze wyjscie przetwornika kierunku jest polaczone z wcjsciem pierwszego klucza elektronicznego, natomiast drugie wyjscie tego przetwornika jest polaczone z wejsciem drugiego klucza elektronicznego. Pierwsze wyjscie standaryzatora jest polaczone z wejsciami dwóch inwerterów, natomiast drugie wyjscie tego standaryzatora jest polaczone z wejsciem trzeciego klucza elektronicznego i z wejsciem czwartego klucza elektronicznego. Wyjscie pierwszego inwertera jest polaczone z wyjsciem pierwszego klucza elektronicznego i z wejsciem pierwszego ukladu rózniczkujacego, zas wyjscie drugiego inwertera jest polaczone z wyjsciem drugiego klucza elektronicznego i z wejsciem drugiego ukladu rózniczkujacego. Wyjscie trzeciego klucza elektronicznego jest polaczone z wyjsciem pierwszego ukladu rózniczkujacego, z pierwszym wejsciem róznicowego ukladu wzmacniania i z pierwsza koncówka pierwszego rezystora, przy czym druga koncówka tego rezystora jest polaczona z punktem o potencjale odniesienia. Wyjscie czwartego klucza elektronicznego jest polaczone z wyjsciem drugiego ukladu rózniczkujacego, z wejsciem drugim róznicowego ukladu wzmocnienia i z pierwsza koncówka drugiego rezystora. Druga koncówka drugiego rezystora jest polaczona z punktem o potencjale odniesienia. Pierwsze wejscie standaryzatora jest polaczone z punktem o potencjale odniesienia, natomiast drugie wejscie tego standaryzatora jest polaczone z zaciskiem wejsciowym.

Wyjscie róznicowego ukladu wzmocnienia jest polaczone z zaciskiem wyjsciowym.

Przyklad wykonania. Przedmiot wynalazku w przykladzie wykonania jest przedstawiony na rysunku, na którym fig. 1 przedstawia uklad blokowy, a fig. 2 - przebiegi napieciowe na wejsciach i wyjsciach okreslonych ukladów funkcjonalnych.

Przetwornik sklada sie z przetwornika 1 kierunku, ze standaryzatora 2, z dwóch inwerterów 3, 4, z,czterech kluczy elektronicznych 5,6, 7,8,, z dwóch ukladów rózniczkujacych 9, 10 i z róznicowego ukladu wzmocnienia 11, przy czym wymienione wyzej bloki funkcjonalne sa polaczone w sjx>sób opisany nizej. Pierwsze wyjscie przetwornika 1 kierunku jest polaczone z wejsciem pierwszego klucza elektronicznego 5, natomiast drugie wyjscie tego przetwornika 1 jest polaczone z wejsciem drugiego klucza elektronicznego 6.

Pierwsze wyjscie standaryzatora 2 jest polaczone z wejsciami dwóch inwerterów 3, 4, natomiast drugi- wyjscie tego standaryzatora 2 jest polaczone z wejsciem trzeciego klucza elektronicznego 7 i z wejsciem czwartego100456 3 klucza elektronicznego 8, Wyjscie pierwszego inwertera 3 jest polaczone z wyjsciem pierwszego klucza elektronicznego 5 i z wejsciem pierwszego ukladu rózniczkujacego 9, zas wyjscie drugiego inwertora 4, jest polaczone z wyjsciem drugiego klucza elektronicznego 6, i!z wejsciem drugiego ukladu rózniczkujacego 10.

Wyjscie trzeciego klucza elektronicznego 7 jest polaczone z wyjsciem pierwszego ukladu rózniczkujacego 9, z pierwszym wejsciem róznicowego ukladu wzmocnienia 11 i z jednym koncem pierwszego rezystora 12, przy czym drugi koniec tego rezystora 12 jest polaczony z punktem o potencjale odniesienia, natomiast wyjscie czwartego klucza elektronicznego 8 jest polaczone z wyjsciem drugiego ukladu rózniczkujacego 10 z wejsciem drugim róznicowego ukladu wzmocnienia 11 i z jednym koncem drugiego rezystora 13, przy czym drugi koniec drugiego rezystora 13 jest polaczonyz punktem o potencjale odniesienia. Pierwsze wejscie standaryzatora 2 jest polaczone z punktem o potencjale odniesienia, natomiast drugie wejscie tego standaryzatora 2 jest polaczone z zaciskiem wejsciowym 14. Wyjscie róznicowego ukladu wzmocnienia 11 jest polaczone z zaciskiem wyjsciowym 15.

Przetwornik dziala w sposób opisany nizej. Mierzone impulsy elektryczne w postaci dodatnich szpilek (fig. 2a) o zmiennej czestotliwosci repetycji sa doprowadzane do zacisku wejsciowego 14, a tym samym do drugiego wejscia standaryzatora 2. W standaryzatorze 2 podlegaja one standaryzacji w szerokosci i amplitudzie, przy czym ich czestotliwosc repetycji nie ulega zmianie. Standaryzowane impulsy ujemne (fig. 2b) sa podane z pierwszego wyjscia standaryzatora 2, poprzez dwa inwertery 3, 4, odpowiednio na wejscia dwóch ukladów rózniczkujacych 9, 10, natomiast standaryzowane impulsy dodatnie (fig. 2c) sa podane z drugiego wyjscia standaryzatora 2, poprzez dwa klucze elektroniczne 7, 8, odpowiednio na wyjscia tych ukladów rózniczkujacych 9, 10, z tym ze standaryzowane impulsy sa przetwarzane, w nastepstwie dzialania przetwornika, na przebieg zmienny (fig. 2h i fig. 2i) o srednim poziomie równym zero, przy czym czesc ujemna przebiegu zmiennego podlega wzmocnieniu przez róznicowy uklad wzmocnienia 11, Na wyjsciu róznicowego ukladu wzmocnienia 11 otrzymuje sie poziom napiecia stalego (fig. 2j) o polaryzacji zaleznej od wyjsciowego stanu przetwornika 1 kierunku, steruja pierwsze dwa klucze elektroniczne , 6, blokujace odpowiednio wejscia ukladów rózniczkujacych 9, 10, przy czym gdy pierwszy uklad rózniczkujacy 9 jest blokowany od strony wejscia pierwszym kluczem elektronicznym 5, sterowanym z pierwszego wyjscia przetwornika 1 kierunku w przedziale czasowym na przyklad równym tx —10 (fig. 2d), wtedy kondensator drugiego ukladu rózniczkujacego 10 jest ladowany w czasie trwania kazdego standaryzowanego impulsu ujemnego (fig. 2b), pojawiajacego sie na wejsciu drugiego inwertera 4, co w przypadku otwartego drugiego klucza elektronicznego 6 powoduje wystapienie ciagu dodatnich impulsów (fig. 2f) na wejsciu drugiego ukladu rózniczkujacego 10 w przedziale czasowym tj —10. Ladowanie tego kondensatora odbywa sie poprzez opornosc wewnetrzna drugiego inwertera 4 i zwarty czwarty klucz elektroniczny 8.

Wspomniany kondensator rozladowuje sie w czasie trwania kazdego dodatniego impulsu standaryzowanego, pojawiajacego sie na wejsciu drugiego inwertera 4 poprzez zwarty drugi inwerter 4 oraz poprzez drugi rezystor 13 ^rezystancje wejsciowa róznicowego ukladu wzmocnienia 11, przy czym czwarty klucz elektroniczny 8 jest w tym czasie rozwarty.

Impulsy wyjsciowe (fig. 2h) drugiego ukladu rózniczkujacego 10 wystepuja w przedziale czasowym tt - tQ, okreslonym czasem trwania zerowego poziomu napiecia (fig. 2e) na wyjsciu drugim przetwornika 1 kierunku..

W przypadku gdy drugi uklad rózniczkujacy 10 jest blokowany drugim kluczem elektronicznym 6 w przedziale czasowym t* - tt, wtedy kondensator pierwszego ukladu rózniczkujacego 9 jest ladowany w czasie trwania kazdego ujemnego impulsu standaryzowanego (fig. 2b), pojawiajacego sie na wejsciu tego ukladu 9 w formie impulsu wejsciowego (fig. 2g) w przedziale czasowym t2 -tj. Ladowanie kondensatora pierwszego ukla*du rózniczkujacego 9 odbywa sie poprzez opornosc wewnetrzna pierwszego inwertera 3 i zwarty trzeci klucz elektroniczny 7. Kondensator pierwszego ukladu rózniczkujacego 9 jest rozladowywany w czasie trwania kazdego dodatniego impulsu standaryzowanego, pojawiajacego sie na wejsciu pierwszego inwertera 3 poprzez zwarty pierwszy inwerter 3 oraz poprzez pierwszy rezystor 12 i rezystancje wejsciowa róznicowego ukladu 11 wzmocnienia. Impulsy wyjsciowe (fig. 2i) pierwszego ukladu rózniczkujacego 9 wystepuja w przedziale czasowym t2 - ix okreslonym czasem trwania zerowego poziomu napiecia (fig. 2d) na wejsciu pierwszym przetwornika 1 kierunku. |jjWUUJJt_ l l LLUUUL-x Fig.2 Prac. Poligraf. UP PRL naklad 120+18 Cena 45 zl

Claims (1)

1. Zastrzezenie patentowe Przetwornik czestotliwosci na napiecie stale utworzony z przetwornika kierunku, ze standaryzatora, którego pierwsze wejscie jest polaczone z punktem o potencjale odniesienia, a drugie wejscie jest polaczone4 100 456 z zaciskiem wejsciowym, oraz z róznicowego ukladu wzmocnienia, którego pierwsze wejscie jest polaczone, poprzez pierwszy rezystor, z punktem o potencjale odniesienia, a drugie wejscie jest polaczone z tym punktem poprzez drugi rezystor, przy czym wyjscie róznicowego ukladu wzmocnienia jest. polaczone z zaciskiem wyjsciowym, znamienny tym, ze pierwsze wyjscie przetwornika (1) kierunku jest polaczone z wejsciem pierwszego klucza elektronicznego (5), drugie wyjscie przetwornika (1) kierunku jest polaczone z wejsciem drugiego klucza elektronicznego (6), pierwsze wyjscie standaryzatora (2) jest polaczone z wejsciami dwóch mwerterów (3,. 4), drugie wyjscie tego standaryzatora (2) jest polaczone z wejsciem trzeciego klucza elektronicznego (7) i z wejsciem czwartego klucza elektronicznego (8), wyjscie pierwszego inwertera (3) jest polaczone z wyjsciem pierwszego klucza elektronicznego (5) i z wejsciem pierwszego ukladu rózniczkujacego (9), wyjscie drugiego inwertera (4) jest polaczone z wyjsciem drugiego klucza elektronicznego (6) i z wejsciem drugiego ukladu rózniczkujacego (10), wyjscie trzeciego klucza elektronicznego (7) jest polaczone z wyjsciem pierwszego ukladu rózniczkujacego (9) i z pierwszym wejsciem róznicowego ukladu wzmocnienia (11), wyjscie czwartego klucza elektronicznego (8) jest polaczone z wyjsciem drugiego ukladu rózniczkujacego (10) i z drugim wejsciem róznicowego ukladu wzmocnienia (11). a 14 rEPIrE H5MKS}-1 Fig.1 t uilllljl-J i uum ± hmni i i iii mur ,, II I I I II I MIII -L iii i u I I III *