NO883102L - Anordning for data-svitsjing. - Google Patents

Description

Den foreliggende oppfinnelse angår anordninger for datasvitsjing og mer spesielt, men ikke eksklusivt et arrangement for svitsjing mellom linjekortene i et datakommunikasjonssystem.

I kommunikasjonssystemer er det ofte funnet nødvendig å sende datablokker fra et linjekort til et annet innenfor systemet. Et typisk linjekort vil ha en kapasitet til å betjene for 8 dataporter fra et tilsvarende antall terminaler, idet hver port arbeider med en hastighet på opptil 16 Kb pr. sekund i hver retning. I et foreslått system som har 64 dataporter på flere kort, vil således totalhastigheten være 1 Mb pr. sekund hver vei. Det er også fordelaktig å anvende seriesignalering, siden dette reduserer antallet nødvendige sammenkoblinger.

Standard høydatalinkkommunikasjon- (HDLC) utførelse er ofte upraktisk for et slikt system, siden hver datablokk vil måtte sendes fra linjekortet til en HDLC hovedstyreinnretning, som så igjen vil resende dataene til deres tiltenkte mål. Den minimale datahastigheten for et slikt system er over 2 Mb pr. sekund, og denne løsning vil derfor måtte vrakes på grunn av mangelen på tilgjengelige høyhastighets- HDLC innretninger samt den arbeidsbelastningsspesifikasjon som er nødvendig for 1injekortprosessoren.

En løsning på problemet med linjekort-til-linjekbrt-kommunikasjon under anvendelse av faste linker eller et lokalt områdenettverk (LAN), kan oppnås, men dette er en kostbar foranstaltning og må derfor vrakes.

Det er et formål med den foreliggende oppfinnelse å tilveiebringe et svitsjearrangement som er praktisk og relativt rimelig.

I henhold til en utførelse av den foreliggende oppfinnelse er det tilveiebragt et tidsdelt multiplekset svitsjesystem som omfatter flere datasvitsjegrupper som er innbyrdes forbundet ved hjelp av et tidsdelt multiplekset datahovedløp og en sentral prosesseringsinnretning, idet hver av svitsjegruppene omfatter flere dataterminaler forbundet med datagrensesnitt, idet grensesnittene omfatter bufferlagre med hensyn til forbundne dataterminaler og styreinnretninger som reagerer på data fra den sentrale prosesseringsinnretning for å overføre data til og fra datahovedløpet, idet hver terminal i systemet har aksess til den sentrale prosesseringsinnretning bare når data i denne blir satt sammen for transmisjon, og den sentrale prosesseringsinnretningen allokerer en transmisjons- og/eller en mottakstidsspalte når den blir gitt aksess til på denne måten å overføre data som definerer den eller hver tidsspalte til den respektive styreinnretning som er tilknyttet transmisjons- og mottaksdata-terminalene, og styreinnretningen i hver gruppe bevirker data fra transmisjonsterminalen til å holdes i bufferlagret og til å bli segmentert, idet hvert datasegment i sin tur blir tilknyttet styredata og transmittert til datahovedløpet i den allokerte tidsspalten.

Oppfinnelsen er nærmere definert i de etterfølgende patentkrav.

En utførelse av den foreliggende oppfinnelse skal nå beskrives, men bare som et eksempel, med referanse til de vedheftede tegninger i hvilke; Fig. 1 viser skjematisk en anordning for å utføre datasvitsjing og som innbefatter et datastyreelement i samsvar med den foreliggende oppfinnelse;

Fig. 2 viser skjematisk datastyrelementet i fig. 1; og

Fig. 3 illustrerer en typisk tidsrammedefinisjon for en anordning i henhold til fig. 1. Fig. 1 viser skjematisk en anordning for å utføre datasvitsjing i henhold til den foreliggende oppfinnelse. En sentral prosessorenhet (CPU) blir instruert at data på en terminal 3 er klare for transmisjon. CPU 1 designerer transmisjons- og mottaks-tidsspalter i et nettverkhovedløp 5, og den nødvendige "oppstillings"- signalering blir sendt til terminalen 3 og til et datagrensesnitt 9. I utførelsen beskrevet her har hvert datagrensesnitt 9 porter 11 som er i stand til å forbindes med åtte dataterminaler 3.

En typisk sekvens av datatransmisjon mellom to terminaler

3 vil således være: -

(i) data klarsignal sendt til CPU 1 fra terminalen 3; (ii) CPU 1 allokerer transmisjons- og mottakstidsspalter for dataoverføring ved å sende "klargjørings"-signaler til begge datagrensesnitt 9 som er tilknyttet transmisjons- og mottaks-terminalene 3; (iii) data blir matet fra transmisjonsterminalen 3' til grensesnittet 9' hvor de blir bufret og etterpå kontrollert; (iv) data fra grensesnittet 9' blir transmittert i den allokerte tidsspalte og data blir mottatt av grensesnittet 9 i den korresponderende mottakstidsspalte, og (v) de mottatte data blir matet gjennom grensesnittet 9 til terminalen 3.

En viktig foranstaltning ved oppfinnelsen er således datagrensesnittet 9 som vist på fig. 2.

DLIC innretningen 21 er i stand til å ha direkte aksess til et direkteminne (RAM) 23 via sin parallelle buss, og overføre data mellom RAM og serie buss hovedløpet 22 i en av 64 tidsspalter. I den videre utførelse blir RAM 23 delt mellom DLIC 21 og en linjekortprosessor 25 på en omtrentlig 50/50 basis.

Data blir bufret i linjekortprosessoren 25 som serielager, bytelengde-segmenter blir delt fra bufferen og tilknyttet en ytterligere byte (bitgruppe) av styredata. Et selektorelement 27 blir instruert av linjekortprosessoren 25 for å klargjøre RAM 23, designere en adresse og enten indikere lese- eller skrivedata inn i RAM 23. Bitgruppen med data fra terminal 3 og bitgruppen av tilhørende styredata blir sendt langs databuss-hovedløpet 29 til RAM 23 fra linjekortprosessoren 25. To transceivergrensesnitt 31, 33 virker i hovedløpet 29 for å dirgere de transmitterte data.

Siden den normale maksimale datahastigheten i disse typer system vanligvis er 16 Kb pr. sekund, blir bare hver fjerde tidsspalte brukt til å føre data. Følgelig kan en annen tidsspalte bli brukt til å sende signaleringsinformasjon, og de gjenværende to tidsspalter tillater å gi linjekortprosessoren 25 aksess til RAM 23 og skrive data til dette og motta data fra dette. En typisk rammedefinisjon er vist på fig. 3.

For en åtteterminal anvendelse har RAM 23 en kapasitet på 32 bitgrupper, dvs. en transmisjonsstyrebitgruppe og databit-gruppe på hver terminal.

Data fra terminalen 3 lagret i RAM 23 blir transmittert gjennom DLIC 21 i transmisjons-tidsspalten til mottaker- terminalen, og mottaker-terminalen transmitterer sine data til startterminalen 3 i mottakstidsspalten til terminal 3 (dvs. transmisjonstidsspalten til mottaker-terminalen). De mottatte data sendes gjennom DLIC 21 og langs databusshovedløpet 29 til RAM 23 hvor de blir lagret. Disse mottatte lagrede data blir sendt til terminalen 3 igjen gjennom hovedløp 29 i de to tidsspaltene som er allokert linjekortprosessoren 25 for aksess til RAM 23.

I store systemer er transmisjons- og mottakshovedløpene forbundet med en tidssvitsj som utfører forbindelsen mellom kanalene. I mindre systemer kan transmisjons - og mottaks-ledninger være forbundet med hverandre, og svitsjefunksjonen utføres av selve DLIC.

Linjekortprosessoren 25 blir avbrutt, i verste tilfelle, hvert 500 mikrosekund og har således 250 mikrosekunder til å utføre 16 lesninger og 16 skrivninger. Når ingen dataoverfør-inger blir klargjort, er ingen avbrudd nødvendige.

Det må forstås at den spesifiserte utførelsen som er beskrevet ovenfor kan modifiseres på enkel måte slik at den innbefatter dobling av enten datahastigheten eller antallet datakanaler ved å re-allokere tidsspalter for å tilveiebringe 1 styre-, 2 data- og 1 prosessor-aksess for hver fjerde tidsspalte. I praksis kan dataselektoren, transceivere og RAM-brikken (chip) bli erstattet av en enkelt brikke dualport RAM, hvilket vil gi en lavere komponentkostnad og således en lavere fremstillings-kostnad.

En alternativ utførelse av den foreliggende oppfinnelse er å "sammenpakke" terminaldata. Dette oppnås ved å anvende en 8 Kbyte RAM i en åtteterminal anvendelse. RAM designerer 1 Kbyte minne til hver terminal for å bli delt til respektive transmisjons- og mottaksminnebitgrupper.

Data blir pakket i et HDLC-liknende format med styrebitgrupper foran datagruppene og fulgt av bekreftnings- eller gyldighetsdata. Effektiviteten øker ettersom forholdet mellom data og styrebitgrupper øker. Bitgruppene (bytes) i pakken blir sendt og mottatt fra hovedløpet i sekvens, og hver er adskilt av en ramme (125 >js) .

Claims (7)

1. Svitsjesystem basert på tidsdelt multipleksing, karak terisert ved at det omfatter flere datasvitsjegrupper som er innbyrdes forbundet ved hjelp av et tidsdelt multiplekset datahovedløp og en sentral prosesseringsinnretning, idet hver av nevnte svitsjegrupper omfatter flere dataterminaler forbundet med datagrensesnitt, idet grensesnittene omfatter bufferlagere med hensyn til forbundne dataterminaler og styreinnretninger som reagerer på data fra den sentrale prosesseringsinnretning for å overføre data til og fra datahovedløpet, idet hver terminal i systemet har aksess til den sentrale prosesseringsinnretningen bare når data i denne blir satt sammen for transmisjon, idet den sentrale prosesseringsinnretningen allokerer en transmisjons- og/eller mottakstidsspalte når den således har gitt aksess og overfører data som definerer den eller hver tidsspalte til den respektive styreinnretning som er tilknytttet de transmitterende og mottakende dataterminalene, og styreinnretningen i hver gruppe bringer data fra trans-misjonstermialen til å bli tilbakeholdt i bufferlageret og til å bli segmentert, idet hvert datasegmrnt i sin tur blir tilknyttet styredata og sendt til datahovedløpet i den allokerte tidsspalten.

2. System som angitt i krav 1, karakterisert ved at de segmenterte data brir overført fra bufferlageret til en ytterligere minneinnretning i hvilken de blir lagret inntil den allokerte tidsspalten inntreffer.

3. System som angitt i krav 2, karakterisert ved at de segmenterte data som mottas i datagrensesnittet blir lagret i minneinnretningen, og styreinnretningen stopper styredata fra hvert segment etter tur og gjenoppstiller de opprinnelige data i bufferlagret for overføring til mottaks-terminalen.

4. System som angitt i krav 2 , karakterisert ved at minnet er et direkteminne (RAM).

5. System som angitt i et hvilket som helst av de forutgående krav, karakterisert ved at buffersegmentene har en lengde på 8 bit.

6. System som angitt i kravene 2,3,4 eller 5, karakterisert ved at minnet lagrer data i 8 bitgruppe-segmenter.

7. System som angitt i kravene 2, 3,4 eller 5, karakterisert ved at minnet lagrer data i Kilobyte-segmenter (byte = bitgruppe).