NO883102L

NO883102L - DATA SWITCHING DEVICE.

Info

Publication number: NO883102L
Application number: NO883102A
Authority: NO
Inventors: David James Lake
Original assignee: Plessey Overseas
Priority date: 1986-11-13
Filing date: 1988-07-12
Publication date: 1988-08-24
Also published as: NO883102D0; DK389088A; DK389088D0

Description

Den foreliggende oppfinnelse angår anordninger for datasvitsjing og mer spesielt, men ikke eksklusivt et arrangement for svitsjing mellom linjekortene i et datakommunikasjonssystem. The present invention relates to devices for data switching and more particularly, but not exclusively, to an arrangement for switching between the line cards in a data communication system.

I kommunikasjonssystemer er det ofte funnet nødvendig å sende datablokker fra et linjekort til et annet innenfor systemet. Et typisk linjekort vil ha en kapasitet til å betjene for 8 dataporter fra et tilsvarende antall terminaler, idet hver port arbeider med en hastighet på opptil 16 Kb pr. sekund i hver retning. I et foreslått system som har 64 dataporter på flere kort, vil således totalhastigheten være 1 Mb pr. sekund hver vei. Det er også fordelaktig å anvende seriesignalering, siden dette reduserer antallet nødvendige sammenkoblinger. In communication systems it is often found necessary to send blocks of data from one line card to another within the system. A typical line card will have the capacity to serve 8 data ports from a corresponding number of terminals, with each port working at a speed of up to 16 Kb per second. second in each direction. In a proposed system that has 64 data ports on several cards, the total speed will thus be 1 Mb per seconds each way. It is also advantageous to use series signaling, as this reduces the number of interconnections required.

Standard høydatalinkkommunikasjon- (HDLC) utførelse er ofte upraktisk for et slikt system, siden hver datablokk vil måtte sendes fra linjekortet til en HDLC hovedstyreinnretning, som så igjen vil resende dataene til deres tiltenkte mål. Den minimale datahastigheten for et slikt system er over 2 Mb pr. sekund, og denne løsning vil derfor måtte vrakes på grunn av mangelen på tilgjengelige høyhastighets- HDLC innretninger samt den arbeidsbelastningsspesifikasjon som er nødvendig for 1injekortprosessoren. Standard high data link communication (HDLC) implementation is often impractical for such a system, since each block of data would have to be sent from the line card to an HDLC master control device, which would then in turn route the data to its intended destination. The minimum data speed for such a system is over 2 Mb per second, and this solution will therefore have to be scrapped due to the lack of available high-speed HDLC devices as well as the workload specification required for the 1-line card processor.

En løsning på problemet med linjekort-til-linjekbrt-kommunikasjon under anvendelse av faste linker eller et lokalt områdenettverk (LAN), kan oppnås, men dette er en kostbar foranstaltning og må derfor vrakes. A solution to the problem of line card to line card communication using fixed links or a local area network (LAN) can be achieved, but this is an expensive measure and must therefore be discarded.

Det er et formål med den foreliggende oppfinnelse å tilveiebringe et svitsjearrangement som er praktisk og relativt rimelig. It is an object of the present invention to provide a switching arrangement which is practical and relatively inexpensive.

I henhold til en utførelse av den foreliggende oppfinnelse er det tilveiebragt et tidsdelt multiplekset svitsjesystem som omfatter flere datasvitsjegrupper som er innbyrdes forbundet ved hjelp av et tidsdelt multiplekset datahovedløp og en sentral prosesseringsinnretning, idet hver av svitsjegruppene omfatter flere dataterminaler forbundet med datagrensesnitt, idet grensesnittene omfatter bufferlagre med hensyn til forbundne dataterminaler og styreinnretninger som reagerer på data fra den sentrale prosesseringsinnretning for å overføre data til og fra datahovedløpet, idet hver terminal i systemet har aksess til den sentrale prosesseringsinnretning bare når data i denne blir satt sammen for transmisjon, og den sentrale prosesseringsinnretningen allokerer en transmisjons- og/eller en mottakstidsspalte når den blir gitt aksess til på denne måten å overføre data som definerer den eller hver tidsspalte til den respektive styreinnretning som er tilknyttet transmisjons- og mottaksdata-terminalene, og styreinnretningen i hver gruppe bevirker data fra transmisjonsterminalen til å holdes i bufferlagret og til å bli segmentert, idet hvert datasegment i sin tur blir tilknyttet styredata og transmittert til datahovedløpet i den allokerte tidsspalten. According to an embodiment of the present invention, a time-division multiplexed switching system is provided which comprises several data switching groups which are interconnected by means of a time-division multiplexed data main run and a central processing device, each of the switching groups comprising several data terminals connected to data interfaces, the interfaces comprising buffer stores with respect to connected data terminals and control devices that respond to data from the central processing device to transfer data to and from the main data stream, each terminal in the system having access to the central processing device only when data therein is assembled for transmission, and the central the processing device allocates a transmission and/or a reception time slot when it is given access in this way to transfer data defining that or each time slot to the respective control device associated with the transmission and reception data terminals lene, and the control device in each group causes data from the transmission terminal to be kept in the buffer storage and to be segmented, each data segment in turn being associated with control data and transmitted to the main data stream in the allocated time slot.

Oppfinnelsen er nærmere definert i de etterfølgende patentkrav. The invention is further defined in the subsequent patent claims.

En utførelse av den foreliggende oppfinnelse skal nå beskrives, men bare som et eksempel, med referanse til de vedheftede tegninger i hvilke; Fig. 1 viser skjematisk en anordning for å utføre datasvitsjing og som innbefatter et datastyreelement i samsvar med den foreliggende oppfinnelse; An embodiment of the present invention will now be described, but only by way of example, with reference to the attached drawings in which; Fig. 1 schematically shows a device for performing data switching and which includes a data control element in accordance with the present invention;

Fig. 2 viser skjematisk datastyrelementet i fig. 1; ogFig. 2 schematically shows the computer control element in fig. 1; and

Fig. 3 illustrerer en typisk tidsrammedefinisjon for en anordning i henhold til fig. 1. Fig. 1 viser skjematisk en anordning for å utføre datasvitsjing i henhold til den foreliggende oppfinnelse. En sentral prosessorenhet (CPU) blir instruert at data på en terminal 3 er klare for transmisjon. CPU 1 designerer transmisjons- og mottaks-tidsspalter i et nettverkhovedløp 5, og den nødvendige "oppstillings"- signalering blir sendt til terminalen 3 og til et datagrensesnitt 9. I utførelsen beskrevet her har hvert datagrensesnitt 9 porter 11 som er i stand til å forbindes med åtte dataterminaler 3. Fig. 3 illustrates a typical time frame definition for a device according to fig. 1. Fig. 1 schematically shows a device for performing data switching according to the present invention. A central processing unit (CPU) is instructed that data on a terminal 3 is ready for transmission. The CPU 1 designates transmission and reception time slots in a network trunk 5, and the necessary "setup" signaling is sent to the terminal 3 and to a data interface 9. In the embodiment described here, each data interface 9 has ports 11 capable of connecting with eight data terminals 3.

En typisk sekvens av datatransmisjon mellom to terminalerA typical sequence of data transmission between two terminals

3 vil således være: -3 will thus be: -

(i) data klarsignal sendt til CPU 1 fra terminalen 3; (ii) CPU 1 allokerer transmisjons- og mottakstidsspalter for dataoverføring ved å sende "klargjørings"-signaler til begge datagrensesnitt 9 som er tilknyttet transmisjons- og mottaks-terminalene 3; (iii) data blir matet fra transmisjonsterminalen 3' til grensesnittet 9' hvor de blir bufret og etterpå kontrollert; (iv) data fra grensesnittet 9' blir transmittert i den allokerte tidsspalte og data blir mottatt av grensesnittet 9 i den korresponderende mottakstidsspalte, og (v) de mottatte data blir matet gjennom grensesnittet 9 til terminalen 3. (i) data ready signal sent to CPU 1 from terminal 3; (ii) CPU 1 allocates transmission and reception time slots for data transmission by sending "ready" signals to both data interfaces 9 associated with the transmission and reception terminals 3; (iii) data is fed from the transmission terminal 3' to the interface 9' where it is buffered and subsequently checked; (iv) data from the interface 9' is transmitted in the allocated time slot and data is received by the interface 9 in the corresponding reception time slot, and (v) the received data is fed through the interface 9 to the terminal 3.

En viktig foranstaltning ved oppfinnelsen er således datagrensesnittet 9 som vist på fig. 2. An important measure of the invention is thus the data interface 9 as shown in fig. 2.

DLIC innretningen 21 er i stand til å ha direkte aksess til et direkteminne (RAM) 23 via sin parallelle buss, og overføre data mellom RAM og serie buss hovedløpet 22 i en av 64 tidsspalter. I den videre utførelse blir RAM 23 delt mellom DLIC 21 og en linjekortprosessor 25 på en omtrentlig 50/50 basis. The DLIC device 21 is able to have direct access to a random access memory (RAM) 23 via its parallel bus, and transfer data between the RAM and the serial bus main run 22 in one of 64 time slots. In the further embodiment, RAM 23 is shared between DLIC 21 and a line card processor 25 on an approximate 50/50 basis.

Data blir bufret i linjekortprosessoren 25 som serielager, bytelengde-segmenter blir delt fra bufferen og tilknyttet en ytterligere byte (bitgruppe) av styredata. Et selektorelement 27 blir instruert av linjekortprosessoren 25 for å klargjøre RAM 23, designere en adresse og enten indikere lese- eller skrivedata inn i RAM 23. Bitgruppen med data fra terminal 3 og bitgruppen av tilhørende styredata blir sendt langs databuss-hovedløpet 29 til RAM 23 fra linjekortprosessoren 25. To transceivergrensesnitt 31, 33 virker i hovedløpet 29 for å dirgere de transmitterte data. Data is buffered in the line card processor 25 as serial storage, byte-length segments are split from the buffer and associated with a further byte (bit group) of control data. A selector element 27 is instructed by the line card processor 25 to prepare the RAM 23, designate an address and either indicate read or write data into the RAM 23. The bit group of data from terminal 3 and the bit group of associated control data are sent along the data bus main path 29 to the RAM 23 from the line card processor 25. Two transceiver interfaces 31, 33 operate in the main run 29 to route the transmitted data.

Siden den normale maksimale datahastigheten i disse typer system vanligvis er 16 Kb pr. sekund, blir bare hver fjerde tidsspalte brukt til å føre data. Følgelig kan en annen tidsspalte bli brukt til å sende signaleringsinformasjon, og de gjenværende to tidsspalter tillater å gi linjekortprosessoren 25 aksess til RAM 23 og skrive data til dette og motta data fra dette. En typisk rammedefinisjon er vist på fig. 3. Since the normal maximum data rate in these types of system is usually 16 Kb per second, only every fourth time slot is used to carry data. Accordingly, another time slot can be used to send signaling information, and the remaining two time slots allow the line card processor 25 to access the RAM 23 and write data thereto and receive data therefrom. A typical frame definition is shown in fig. 3.

For en åtteterminal anvendelse har RAM 23 en kapasitet på 32 bitgrupper, dvs. en transmisjonsstyrebitgruppe og databit-gruppe på hver terminal. For an eight-terminal application, RAM 23 has a capacity of 32 bit groups, i.e. a transmission control bit group and data bit group on each terminal.

Data fra terminalen 3 lagret i RAM 23 blir transmittert gjennom DLIC 21 i transmisjons-tidsspalten til mottaker- terminalen, og mottaker-terminalen transmitterer sine data til startterminalen 3 i mottakstidsspalten til terminal 3 (dvs. transmisjonstidsspalten til mottaker-terminalen). De mottatte data sendes gjennom DLIC 21 og langs databusshovedløpet 29 til RAM 23 hvor de blir lagret. Disse mottatte lagrede data blir sendt til terminalen 3 igjen gjennom hovedløp 29 i de to tidsspaltene som er allokert linjekortprosessoren 25 for aksess til RAM 23. Data from the terminal 3 stored in the RAM 23 is transmitted through the DLIC 21 in the transmission time slot to the receiver terminal, and the receiver terminal transmits its data to the start terminal 3 in the reception time slot of the terminal 3 (ie the transmission time slot of the receiver terminal). The received data is sent through DLIC 21 and along the main data bus path 29 to RAM 23 where it is stored. This received stored data is sent to the terminal 3 again through the main run 29 in the two time slots allocated to the line card processor 25 for access to the RAM 23.

I store systemer er transmisjons- og mottakshovedløpene forbundet med en tidssvitsj som utfører forbindelsen mellom kanalene. I mindre systemer kan transmisjons - og mottaks-ledninger være forbundet med hverandre, og svitsjefunksjonen utføres av selve DLIC. In large systems, the transmission and reception trunks are connected by a time switch that performs the connection between the channels. In smaller systems, transmission and reception lines can be connected to each other, and the switching function is performed by the DLIC itself.

Linjekortprosessoren 25 blir avbrutt, i verste tilfelle, hvert 500 mikrosekund og har således 250 mikrosekunder til å utføre 16 lesninger og 16 skrivninger. Når ingen dataoverfør-inger blir klargjort, er ingen avbrudd nødvendige. The line card processor 25 is interrupted, in the worst case, every 500 microseconds and thus has 250 microseconds to perform 16 reads and 16 writes. When no data transfers are being prepared, no interruptions are necessary.

Det må forstås at den spesifiserte utførelsen som er beskrevet ovenfor kan modifiseres på enkel måte slik at den innbefatter dobling av enten datahastigheten eller antallet datakanaler ved å re-allokere tidsspalter for å tilveiebringe 1 styre-, 2 data- og 1 prosessor-aksess for hver fjerde tidsspalte. I praksis kan dataselektoren, transceivere og RAM-brikken (chip) bli erstattet av en enkelt brikke dualport RAM, hvilket vil gi en lavere komponentkostnad og således en lavere fremstillings-kostnad. It is to be understood that the specified embodiment described above can be easily modified to include doubling either the data rate or the number of data channels by reallocating time slots to provide 1 control, 2 data and 1 processor accesses for each fourth time slot. In practice, the data selector, transceivers and the RAM chip (chip) can be replaced by a single dual-port RAM chip, which will result in a lower component cost and thus a lower manufacturing cost.

En alternativ utførelse av den foreliggende oppfinnelse er å "sammenpakke" terminaldata. Dette oppnås ved å anvende en 8 Kbyte RAM i en åtteterminal anvendelse. RAM designerer 1 Kbyte minne til hver terminal for å bli delt til respektive transmisjons- og mottaksminnebitgrupper. An alternative embodiment of the present invention is to "bundle" terminal data. This is achieved by using an 8 Kbyte RAM in an eight-terminal application. RAM designates 1 Kbyte of memory to each terminal to be divided into respective transmission and reception memory bit groups.

Data blir pakket i et HDLC-liknende format med styrebitgrupper foran datagruppene og fulgt av bekreftnings- eller gyldighetsdata. Effektiviteten øker ettersom forholdet mellom data og styrebitgrupper øker. Bitgruppene (bytes) i pakken blir sendt og mottatt fra hovedløpet i sekvens, og hver er adskilt av en ramme (125 >js) . Data is packaged in an HDLC-like format with control bits preceding the data groups and followed by acknowledgment or validation data. Efficiency increases as the ratio of data to control bits increases. The bit groups (bytes) in the packet are sent and received from the main stream in sequence, and each is separated by a frame (125 >js) .

Claims

1. Switching system based on time-division multiplexing, karak characterized in that it comprises several data switching groups which are interconnected by means of a time-shared multiplexed data main run and a central processing device, each of said switching groups comprising several data terminals connected to data interfaces, the interfaces comprising buffer stores with regard to connected data terminals and control devices that react to data from the central processing device to transfer data to and from the main data stream, each terminal in the system having access to the central processing device only when data in it is assembled for transmission, the central processing device allocating a transmission and/or reception time slot when it thus has granted access and transmits data defining the one or each time slot to the respective control device which is connected to the transmitting and receiving data terminals, and the control device in each group brings data from the transmission terminal to be retained in the buffer storage and to be segmented, each data segment in turn being associated with control data and sent to the main data stream in the allocated time slot.

2. System as specified in claim 1, characterized in that the segmented data is transferred from the buffer storage to a further memory device in which it is stored until the allocated time slot occurs.

3. System as stated in claim 2, characterized in that the segmented data received in the data interface is stored in the memory device, and the control device stops control data from each segment in turn and restores the original data in the buffer storage for transmission to the receiving terminal.

4. System as stated in claim 2, characterized in that the memory is a random access memory (RAM).

5. System as stated in any of the preceding claims, characterized in that the buffer segments have a length of 8 bits.

6. System as stated in claims 2,3,4 or 5, characterized in that the memory stores data in 8 bit group segments.

7. System as specified in claims 2, 3, 4 or 5, characterized in that the memory stores data in Kilobyte segments (byte = bit group).