NO854054L

NO854054L - PROCEDURE TO TRANSFORM PASSWORDS OF DIFFERENT LENGTH TO DATA WORDS OF THE SAME WIDTH.

Info

Publication number: NO854054L
Application number: NO854054A
Authority: NO
Inventors: Hans-Joachim Grallert; Werner Liegl
Original assignee: Siemens Ag
Priority date: 1984-10-12
Filing date: 1985-10-11
Publication date: 1986-04-14
Also published as: EP0180793A1; ATE50074T1; BR8505049A; AU559000B2; EP0180793B1; DE3575800D1; AU4850985A; JPS6195624A

Abstract

1. Arrangement for the conversion of codewords (CW) of varying length into datawords (DW) of constant length, characterized in that a demultiplexer (DMUX) is provided, to which the codewords (CW) are fed in parallel form, in that the outputs of the demultiplexer (DMUX) are connected to parallel inputs (EP) of a memory register (R2), in that the parallel outputs (AP) of the memory register (R2) are connected via a dataword-multiplexing device (MUX) to data inputs (E7) of a memory (ME) and in that control devices (ST1, ST2) are provided for the demultiplexer (DMUX), the dataword-multiplexing device (MUX) and for the memory (ME).

Description

Oppfinnelsen angår en anordning som angitt i innledningen til patentkrav 1. The invention relates to a device as stated in the introduction to patent claim 1.

Ved overføring av DPCM-kodede fargebildekomponenter anvendes ofte en koding som har variabel ordlengde og gir en uregelmessig datastrøm. For gjennomførelse av en feilsikring og enkel videre behandling og for overføring er det nødvendig å frembringe en kontinuerlig strøm av dataord av konstant bredde. When transmitting DPCM-encoded color image components, a coding is often used that has variable word length and produces an irregular data stream. In order to carry out an error protection and simple further processing and for transmission, it is necessary to produce a continuous stream of data words of constant width.

Oppfinnelsens oppgave er å gi anvisning på en anordning til å omforme kodeord av forskjellig lengde til like lange dataord. The task of the invention is to provide instructions for a device to transform code words of different lengths into data words of equal length.

Med utgangspunkt i det innledningsvis antydede stadiumBased on the initially indicated stage

av teknikken blir denne oppgave løst med de karakteristiske trekk ifølge patentkrav 1. of the technique, this task is solved with the characteristic features according to patent claim 1.

Ved denne kobling er det gunstig at den maksimale behan-dlingshastighet, altså arbeidstaktfrekvensen, tilsvarer kode-ordfrekvensen. Har lagringsregisteret et antall lagerplasser svarende til minste felles multiplum av de forskjellige ord-lengder av kodeordene og dataordet, blir den koblingsmessige utrustning for multiplekserne og for styringen av inn-skrivnings- og utlesningsoperasjonene betraktelig forenklet. Ved omformningen av kodeordene til dataord som har flere ganger det nødvendige definitive ordbredde, blir behandlingshastigheten igjen nedsatt. Dette er særlig av betydning ved koding av fjernsynssignaler. With this connection, it is advantageous that the maximum processing speed, i.e. the working cycle frequency, corresponds to the code word frequency. If the storage register has a number of storage locations corresponding to the least common multiple of the different word lengths of the code words and the data word, the connection-related equipment for the multiplexers and for the control of the write-in and read-out operations is considerably simplified. When the code words are transformed into data words that have several times the required definitive word width, the processing speed is again reduced. This is particularly important when coding television signals.

Et utførelseseksempel på oppfinnelsen vil bli belyst nærmere under henvisning til tegningen. Fig. 1 viser et prinsippkoblingsskjerna over anordningen ifølge oppfinnelsen. Fig. 2 viser et tilhørende utførelseseksempel, og fig. 3 viser et prinsippkoblingsskjerna for styringen. An embodiment of the invention will be explained in more detail with reference to the drawing. Fig. 1 shows a principle connection core of the device according to the invention. Fig. 2 shows an associated design example, and Fig. 3 shows a principle connection core for the control.

Koblingen slik den er vist i prinsippet på fig. 1, inneholder en seriekobling av et første register RI, en demultiplekser DMUX, et lagringsregister R2, en dataord-multipleksinnretning MUX og et FIRST IN/FIRST OUT-lager (FIFO) ME. Ved de to innganger El og E2 til første register ligger kodeordenes preambel P og deres informasjonsdel I. De tilsvarende utganger er betegnet med Al, A2. I dette utførelseseksempel er det an- tatt at der finnes kodeord CW av to forskjellige lengder. De kortere kodeord har bare informasjonsdelen I med en lengde av tre bits, mens de lengre kodeord i tillegg har preambelen P, likeledes med tre bits. Preambelens bitkombinasjon finnes ikke i informasjonsdelen. Demultiplekseren DMUX har to innganger med tre bits hver og likeledes to tilsvarende utganger som på vilkårlig måte kan tilkobles parallellinngangene EP The connection as it is shown in principle in fig. 1, contains a series connection of a first register RI, a demultiplexer DMUX, a storage register R2, a data word multiplexer MUX and a FIRST IN/FIRST OUT store (FIFO) ME. At the two inputs El and E2 to the first register is the preamble P of the code words and their information part I. The corresponding outputs are denoted by Al, A2. In this design example, it is assumed that there are code words CW of two different lengths. The shorter codewords only have the information part I with a length of three bits, while the longer codewords also have the preamble P, also with three bits. The preamble's bit combination is not found in the information section. The demultiplexer DMUX has two inputs with three bits each and likewise two corresponding outputs which can be connected in any way to the parallel inputs EP

- her fire innganger EP1 til EP4 hver av tre bits bredde -- here four inputs EP1 to EP4 each three bits wide -

til lagringsregisteret R2. Dessuten har lagringsregisteret R2 parallellutganger AP - her tre utganger API til AP3 hver med en bredde av fire bits, hvorav til enhver tid en utgang via en multiplekser MUX er tilkoblet datainngangen E7 til FIFO-lageret ME. Ved FIFO-lagerets utgang A avgis dataord DW av fire bits bredde. Til å styre demultiplekseren DMUX, dataord-multipleksinnretningen MUX og FIFO-lageret ME er der anordnet to styreenheter STI og ST2. Første styreenhet STI får via en inngang E3 tilført en lengdemodus LM som angir lengden av de opptredende kodeord CW. Tre styreutganger A4, A5, A6 griper inn i demultiplekseren DMUX, multipleksinnretningen MUX og FIFO-lageret ME via dennes skrivetakt-inngang E8. to the storage register R2. In addition, the storage register R2 has parallel outputs AP - here three outputs API to AP3 each with a width of four bits, of which at any time an output via a multiplexer MUX is connected to the data input E7 of the FIFO storage ME. At the output A of the FIFO storage, data word DW of four bits is emitted. Two control units STI and ST2 are arranged to control the demultiplexer DMUX, the data word multiplexing device MUX and the FIFO storage ME. The first control unit STI is supplied via an input E3 with a length mode LM which indicates the length of the occurring code words CW. Three control outputs A4, A5, A6 intervene in the demultiplexer DMUX, the multiplex device MUX and the FIFO storage ME via its write clock input E8.

Begge styreenhetene blir startet med en linjepuls ZIBoth control units are started with a line pulse ZI

som opptrer ved en inngang E4. Første styreenhet STI styrer i avhengighet av lengdemodusen LM via sin utgang A4 demultiplekseren DMUX, via sin utgang A4 dataord-multipleksinnretningen MUX og via utgang A6 innskrivningstakten T^Nfor FIFO-lageret. Linjepulsen ZI kommer via en forsinkelseskobling V til inngangen E5 til den annen ST2, som via sin utgang A7 leverer en konstant utlesningstakt TQUTtil FIFO-lagerets lesetaktinn-gang E9 og ved sin utgang A8 avgir ytterligere takter og pulser MS for multipleksdannelse med andre signalkomponenter ved over-føringen av fargesignaler samt de nødvendige billedpulser. which appears at an input E4. First control unit STI controls, depending on the length mode LM, via its output A4 the demultiplexer DMUX, via its output A4 the data word multiplex device MUX and via output A6 the writing rate T^N for the FIFO storage. The line pulse ZI comes via a delay connection V to the input E5 of the other ST2, which via its output A7 delivers a constant readout clock TQUT to the FIFO store's read clock input E9 and at its output A8 emits additional clocks and pulses MS for multiplexing with other signal components at over - the transmission of color signals as well as the necessary image pulses.

Et kodeord som har seks bits lengde og opptrer ved utgangene Al og A2 fra første register RI, blir som vist på fig. 1, f.eks. via annen og tredje innganger EP2, EP3 skrevet inn i lagringsregisteret R2. Neste kodeord som opptrer ved utgangen A2 fra første register RI, skal bare oppvise tre bits; dette blir via fjerde inngang EP4 innskrevet i leselageret R2. Derpå blir neste ord innskrevet via første inngang EP1 til lagrings registeret, osv. Tallet ved forbindelsene mellom komponenter angir bredden av de respektive forbindelsesbusser. A code word which has a length of six bits and appears at the outputs A1 and A2 from the first register RI, is, as shown in fig. 1, e.g. via second and third inputs EP2, EP3 written into storage register R2. The next code word appearing at the output A2 from the first register RI must only have three bits; this is written into the read storage R2 via the fourth input EP4. The next word is then written via first input EP1 to the storage register, etc. The number at the connections between components indicates the width of the respective connection buses.

Første styreenhet STI inneholder en telleinnretning som angir om minst fire bits ble innskrevet i lagringsregisteret R2. Er det tilfellet, blir et dataord av fire bits bredde via dataordmultipleks-innretningen MUX utlest fra lagringsregisteret R2 og innskrevet i FIFO-lageret ME. Så blir de neste fire bits utlest fra lagringsregisteret R2 som nytt dataord. Lagringsregisteret R2 må som minimumslengde ha minste felles multiplum av de forskjellige kodeordlengder og ordbredden av de utleste dataord, i dette tilfelle altså 12 bits. The first control unit STI contains a counting device which indicates whether at least four bits were written into the storage register R2. If that is the case, a data word of four bits in width is read via the data word multiplex device MUX from the storage register R2 and written into the FIFO storage ME. Then the next four bits are read from the storage register R2 as a new data word. As a minimum length, the storage register R2 must have the least common multiple of the different code word lengths and the word width of the read data words, in this case 12 bits.

Etter hver linjepuls blir først et bestemt antall dataord DW innskrevet i FIFO-lageret ME før første dataord av denne linje blir utlest. Dermed er der til stadighet sørget for en kontinuerlig datastrøm ved utgangen A fra FIFO-lageret ME, selv ved hyppig opptredende kodeord av liten lengde. Via første styreenhet blir det dessuten sikret at der innen hver fjern-synslinje blir innskrevet et konstant antall dataord ved inn-lesning av tomkombinasjoner i FIFO-lageret. Ved hjelp av den kodeinnretning som sitter foran den beskrevne anordning, er det allerede sikret at kodeord av stor lengde ikke kan fore- , komme for ofte og forårsake overfylling av FIFO-lageret ME. After each line pulse, a certain number of data words DW are first written into the FIFO storage ME before the first data word of this line is read out. Thus, a continuous data stream at the output A from the FIFO storage ME is constantly ensured, even in the case of frequently occurring code words of small length. Via the first control unit, it is also ensured that a constant number of data words are entered within each remote line of sight when empty combinations are read into the FIFO storage. By means of the coding device which sits in front of the device described, it is already ensured that code words of great length cannot occur, occur too often and cause overflow of the FIFO storage ME.

Fig 2 viser en realisert koblingsanordning for demultiplekseren DMUX, lagringsregisteret R2 og dataord-multipleksinnretningen MUX. Demultiplekseren DMUX blir realisert med åtte multipleksere Ml til M8 som hver svarende til ordlengden a = 3 i preambelen P og av informasjonsdelen I har to ganger tre innganger og tre utganger. Multiplekserne Ml til M8 (74 Fig 2 shows a realized connection device for the demultiplexer DMUX, the storage register R2 and the data word multiplex device MUX. The demultiplexer DMUX is realized with eight multiplexers Ml to M8, each corresponding to the word length a = 3 in the preamble P and of the information part I having twice three inputs and three outputs. The multiplexers Ml to M8 (74

LS 399 fra firma Texas Instruments) inneholder lagertrinn som danner lagringsregisteret R2. Slike innganger til komponentene som ikke behøves, blir forbundet med gods, mens de utganger som ikke behøves, forblir frie. Ved denne realisering oppviser lagringsregisteret 24 lagerplasser. Det har den fordel at dataord av åtte bits bredde blir utlest og skrevet inn i FIFO-lageret ME. Dataord-multipleksinnretningen MUX inneholder fire multiplekserkomponenter Mil tilM14 (74 LS 153 fra firma Texas Instruments) hver med to dataord-multipleksere Mill,M112...M142 med fire innganger (hvorav tre behøves) og en utgang. Alle utganger fra multiplekserkomponentene Mil til M14 danner en åtte bits bred databuss som via et sjette register er forbundet med datainngangen E7 til FIFO-lageret ME (TDC 1030 fra firma TRW, LSI Products Division, La Jolla, Ca. 92038) hvis utgang LS 399 from the company Texas Instruments) contains storage steps that form the storage register R2. Such inputs to the components that are not needed are connected with goods, while the outputs that are not needed remain free. In this implementation, the storage register shows 24 storage locations. It has the advantage that data words of eight bits in width are read out and written into the FIFO storage ME. The data word multiplex device MUX contains four multiplexer components Mil to M14 (74 LS 153 from the company Texas Instruments) each with two data word multiplexers Mill, M112...M142 with four inputs (of which three are needed) and one output. All outputs from the multiplexer components Mil to M14 form an eight-bit wide data bus which is connected via a sixth register to the data input E7 of the FIFO storage ME (TDC 1030 from company TRW, LSI Products Division, La Jolla, Ca. 92038) whose output

er tilkoblet inngangene til en annen multiplekser M10 med to ganger fire innganger og fire utgangsledninger. is connected to the inputs of another multiplexer M10 with two times four inputs and four output lines.

I hver av multiplekserne Ml til M8 blir der til enhver tid innlest tre bits av et kodeord (preambel P eller informasjonsdel I). Styringen av innskrivningsoperasjonen skjer via de tilhørende selektinnganger Sl til S8 og taktinnganger CLl til CL8. De åtte første utganger fra de tre første multipleksere Ml til M3, som danner lagringsregistre, er forbundet med første inngang EMI til hver sin av de åtte dataordmultiplek-sere (Mill til M142) hos de fire multiplekserkomponenter Mil til M14. Det første åtte bits brede dataord blir utlest fra registrene hos multiplekserne Ml til M3, idet der via de sammenkoblede selektinnganger SE til dataordmultiplekserne Mil til M142 bevirkes gjennomkobling av dataordmultipleksernes respektive første inngang Ml til utgangen. På samme måte utleses de følgende to ytterligere dataord som er lagret i registrene hos multiplekserne M3 til M8, idet der blir gjennomkoblet alle de respektive andre, resp. alle de respektive andre resp. tredje, innganger EM2 resp. EM3 ved dataordmultiplekserne hos multiplekskomponentene Mil til M14 til utgangene. Etter en mellomlagring i sjette register R6 skjer innskrivning av data-ordene i FIFO-lageret ME. Fra dette blir der igjen utlest åtte bits brede dataord som ved hjelp av den ytterligere multiplekser M10 - styrt via dennes selektinngang S - blir omformet til fire bits brede dataord. In each of the multiplexers Ml to M8, three bits of a code word (preamble P or information part I) are read at any time. The write-in operation is controlled via the associated selection inputs Sl to S8 and clock inputs CLl to CL8. The first eight outputs from the first three multiplexers Ml to M3, which form storage registers, are connected to the first input EMI to each of the eight data word multiplexers (Mill to M142) of the four multiplexer components Mil to M14. The first eight-bit wide data word is read out from the registers of the multiplexers Ml to M3, where via the connected selection inputs SE of the data word multiplexers Mil to M142, through-coupling of the data word multiplexers' respective first input Ml to the output is effected. In the same way, the following two additional data words stored in the registers of the multiplexers M3 to M8 are read out, as all the respective others, resp. all the respective other resp. third, inputs EM2 or EM3 at the data word multiplexers at the multiplex components Mil to M14 to the outputs. After an intermediate storage in the sixth register R6, the data words are written into the FIFO storage ME. From this, an eight-bit wide data word is again read out which, with the help of the additional multiplexer M10 - controlled via its selection input S - is transformed into a four-bit wide data word.

Anvendelsen av dataord av åtte bits bredde har den fordel at behandlingshastigheten blir tilsvarende nedsatt. I samsvar med dette har de arbeidstakter T^^2, TIN og TQUTsom til-føres sjette register og FIFO-lageret, en frekvens lik den halve frekvens av arbeidstakten T hvormed der utsendes dataord av fire bits bredde. The use of eight-bit data words has the advantage that the processing speed is correspondingly reduced. In accordance with this, the working clocks T^^2, TIN and TQUT which are supplied to the sixth register and the FIFO storage have a frequency equal to half the frequency of the working clock T with which data words of four bits in width are sent.

Utførelsen av første og annen styreenhet STI, ST2 byr ikke på vanskeligheter for fagfolk. Dog må der til stadighet tas hensyn til den arbeidshastighet som behøves ved kodingen av fjernsynssignaler eller andre billedsignaler. Første styreenhet STI kan i henhold til fig. 3 utføres som leselager-styreenhet. Der finnes tre leselagre (EPROM, PROM, ROM) ROMI til R0M3 (komponent 74 S 288 firma Texas Instr.) hvis adresseinnganger er forbundet med utgangen fra et adresseregister AR The execution of the first and second control unit STI, ST2 does not present difficulties for professionals. However, account must always be taken of the working speed required when coding television signals or other image signals. First control unit STI can according to fig. 3 is performed as a read storage control unit. There are three read memories (EPROM, PROM, ROM) ROMI to R0M3 (component 74 S 288 company Texas Instr.) whose address inputs are connected to the output of an address register AR

og med inngangen E3 for lengdemodusen LM. Kodeordene blir mel-lomlagret i et register RI, så de blir forsinket i forhold til lengdemodusen LM. Utgangene fra første leselager ROMI er via et tredje register R3 og et etterkoblet register R13 ført til taktinngangene CL1 til CL8 til multiplekserne Ml til M8. Tredje register R3 får tilført en ved inngangen E10 opptredende arbeidstakt T^og det etterfølgende register R13 den inverterte arbeidstakt T^. Utgangene fra annet leselager R0M2 er via et fjerde register R4 ført til selektinngangene Sl til S8 til multiplekserne Ml til M8. En utgang fra tredje leselager R0M3 er via et femte register R5 forbundet med de sammenkoblede selektinnganger SE til multiplekserkoblingene Mil til M14. Dessuten inneholder tredje leselager R0M3 et addisjonsledd and with the input E3 for the length mode LM. The code words are buffered in a register RI, so they are delayed in relation to the length mode LM. The outputs from the first read memory ROMI are via a third register R3 and a downstream register R13 led to the clock inputs CL1 to CL8 of the multiplexers Ml to M8. Third register R3 is supplied with a working cycle T^ appearing at the input E10 and the subsequent register R13 the inverted working cycle T^. The outputs from second read storage R0M2 are via a fourth register R4 led to the selection inputs Sl to S8 of the multiplexers Ml to M8. An output from third read storage R0M3 is connected via a fifth register R5 to the interconnected select inputs SE to the multiplexer connections Mil to M14. In addition, third reading layer R0M3 contains an addition term

AD. De tilhørende datautganger A10 er forbundet med inngangen til adresseregisteret AR, som også arbeidstakten T tilføres. Den inverterte arbeidstakt TA blir frembragt med et inversjons-ledd IN. Utgangen A9 fra en binærteller Cl er forbundet med inngangen til en OG-port UN. En ytterligere inngang til OG-porten UN er tilkoblet femte register R5. Dessuten får OG-porten arbeidstakten T^tilført. Utgangen fra OG-porten UN leverer innskrivningstakten TIN for FIFO-lageret ME og er dessuten forbundet med taktinngangen til binærtelleren Cl. Tilbakestil-lingsinngangene RE til binærtelleren Cl og adresseregisteret AR er forbundet med inngangen E4. A.D. The associated data outputs A10 are connected to the input of the address register AR, to which the work rate T is also supplied. The inverted work stroke TA is produced with an inversion term IN. The output A9 of a binary counter Cl is connected to the input of an AND gate UN. A further input to AND gate UN is connected to fifth register R5. In addition, the AND gate is supplied with the duty cycle T^. The output from the AND gate UN supplies the write-in clock TIN for the FIFO storage ME and is also connected to the clock input of the binary counter Cl. The reset inputs RE of the binary counter Cl and the address register AR are connected to the input E4.

Ved begynnelsen av en ny fjernsynlinje blir adresseregisteret AR og binærtelleren Bl satt i en definert utgangs-stilling. I et annet leselager R0M2 og fjerde register R4 skjer der først i avhengighet av lengdemodusen LM påstyring av selektinngangene til første multiplekser Ml og annen multiplekser M2. Et kodeord omfattende tre bits blir innført for lagring At the beginning of a new television line, the address register AR and the binary counter Bl are set in a defined starting position. In another read storage R0M2 and fourth register R4, the selection inputs of the first multiplexer Ml and second multiplexer M2 are first controlled in dependence on the length mode LM. A code word comprising three bits is entered for storage

i første multiplekser Ml. Et kodeord omfattende seks bits blir in first multiplex Ml. A code word comprising six bits becomes

innført for lagring i første multiplekser Ml og annen multiplekser M2 under styring fra taktpulsene CL1 og CL2 som frem-bringes via tredje register R3 og det etterkoblede register R13. introduced for storage in first multiplexer Ml and second multiplexer M2 under control from the clock pulses CL1 and CL2 which are produced via third register R3 and the downstream register R13.

Ved hjelp av den adresse som opptrer på tredje leselager R0M3, blir der ved dettes datautgang A10 gitt ut en ny adresse som avhenger av det innleste kodeords bredde, altså lengdemodusen LM, for innskrivning i adresseregisteret AR. Ved hjelp av denne adresse utvelges via leselagrene ROMI, R0M2 den neste multiplekser, f.eks. M3, som et kodeord av tre bits bredde blir innskrevet i. Da der nå kan innleses ni bits i registrene hos multiplekserne Ml tilM3, kan der derpå fra tredje leselager R0M3 via femte register R5 ved utgangen A5 til dataordmultiplekserne avgis et seleksjonssignal som gjennomkobler den respektive første inngang til multiplekserne hos multiplekserkomponentene Mil til M14 og overtar de første åtte bits fra lagringsregisteret i sjette register R6. De følgende kodeord blir innskrevet i de neste multipleksere M4 til M8 og hvert - snarest mulig - utlest fra multiplekserkomponentene Mil til M14 ved påstyring av selektinngangene SE og innskrevet i FIFO-lageret ME. Derpå begynner innskrivningen med den første multiplekser Ml fra nytt av. With the help of the address that appears on the third read storage R0M3, a new address is issued at its data output A10 which depends on the width of the read code word, i.e. the length mode LM, for writing in the address register AR. With the help of this address, the next multiplexer is selected via the read stores ROMI, R0M2, e.g. M3, into which a codeword of three bits width is written. Since nine bits can now be read into the registers of the multiplexers Ml to M3, a selection signal can then be emitted from the third read storage R0M3 via the fifth register R5 at the output A5 of the data word multiplexers, which switches through the respective first input to the multiplexers of multiplexer components Mil to M14 and takes over the first eight bits from the storage register in sixth register R6. The following code words are written into the next multiplexers M4 to M8 and each - as soon as possible - read out from the multiplexer components Mil to M14 by actuating the selection inputs SE and written into the FIFO storage ME. The recording with the first multiplexer Ml then begins again.

Mens det ved riktig dimensjonering av FIFO-lageret ME forhindres overfylling ved at antallet av seks bits kodeord blir begrenset ved hjelp av den forankoblede koder, blir det ved hjelp av binærtelleren Cl sørget for at der i hver fjernsynlinje ved supplering med tomkombinasjoner blir innskrevet samme antall fire bits dataord i FIFO-lageret. Er dette for-håndsbestemte antall nådd, blir innskrivningspulsene T^Nsper-ret via utgangen A9 fra binærtelleren Cl og via OG-porten UN. Da der på mottagningssiden skjer rekonstruksjon av de opprinne-lige kodeord, som har et konstant antall for hver fjernsynlinje, kan der anvendes vilkårlige tomkombinasjoner til å fylle opp FIFO-lageret ME. While correct dimensioning of the FIFO storage ME prevents overfilling by limiting the number of six-bit code words with the help of the connected encoder, it is ensured by means of the binary counter Cl that the same number is entered in each television line when supplemented with empty combinations four bit data word in the FIFO storage. If this predetermined number is reached, the writing pulses T^N are blocked via the output A9 from the binary counter Cl and via the AND gate UN. Since reconstruction of the original code words, which have a constant number for each television line, takes place on the receiving side, arbitrary empty combinations can be used to fill up the FIFO storage ME.

Som allerede nevnt begynner utlesningen av fjernsynlinjen forsinket. I samsvar med dette må også billedpulsene sendes ut forsinket og utlesningsprosessen fra FIFO-lageret likeledes skje forsinket etter begynnelsen av første innlesningsprosess, f.eks. etter hvert billedskift. Dette oppnås med forsinkelses-leddet V, som sitter foran annen styreenhet ST2. Etter start av utlesningsoperasjonen fra FIFO-lageret blir utlesningstakten TOUTtil sta^ighet avgitt av styreenheten ST2 . Oppfyllingen As already mentioned, the reading of the television line begins delayed. In accordance with this, the image pulses must also be sent out delayed and the read-out process from the FIFO storage must also take place delayed after the beginning of the first read-in process, e.g. after each image change. This is achieved with the delay link V, which sits in front of the second control unit ST2. After the start of the readout operation from the FIFO storage, the readout rate TOUT is continuously issued by the control unit ST2. The fulfillment

av fjernsynlinjen med tomkombinasjoner er nødvendig fordi inn-og utlesningsoperasjoner ved på hinannen følgende fjernsyn-linjer overlapper hverandre. of the television line with empty combinations is necessary because read-in and read-out operations on successive television lines overlap each other.

Da annen styrenhet ST2 i det vesentlige inneholder inn-retninger som er uvesentlige for den foreliggende oppfinnelse og tjener til å danne multiplekssignalene MS og til å forsinke billedpulsene, er det ikke nødvendig å gå nærmere inn på dem i den foreliggende sammenheng. Since second control unit ST2 essentially contains devices which are immaterial to the present invention and serve to form the multiplex signals MS and to delay the image pulses, it is not necessary to go into more detail about them in the present context.

Claims

1. Device for transforming code words (CW) of different lengths into data words (DW) of the same width, characterized by that a demultiplexer (DMUX) is arranged which receives the code words (CW) in parallel form, that the demultiplexer's (DMUX) outputs are connected to parallel inputs (EP) to a storage register (R2), that the parallel outputs (AP) from the storage register (R2) via a data word multiplex device (MUX) are connected to the data inputs (E7) of a storage (ME), and that control units (STI, ST2) are arranged for the demultiplexer (DMUX) and the data word multiplex device (MUX) and for the storage (ME).

2. Device as specified in claim 1, characterized by that there is a FIRST IN/FIRST OUT warehouse arranged as warehouse (ME).

3. Device as stated in claim 1, characterized by that the code words (CW) show an integer multiple (1,2,3....) of the number of "a" (3) bits of the shortest code word, and that the number of storage steps in the storage register (R2) corresponds to the number "a" of bits in the shortest code word (CW) multiplied by the number of bits in a data word (DW) or an integer multiple thereof.

4. Device as specified in claim 3, characterized by that the code words (CW) have two different lengths, that the short codeword only exhibits an information part (I) with the length of "a" (3) bits, and that the longer code word (CW) likewise exhibits an information part (I) and in addition a preamble (P) with a length of "a" bits.

5. Device as stated in claim 4, characterized by that where several multiplexers (Ml to M8) are arranged as demultiplexers (DMUX) where one data input to a multiplexer (Ml) is connected in parallel with the corresponding data inputs to the other multiplexers (M2 to M8), that each multiplexer's (Ml to M8) data inputs are supplied with its possibly existing preamble (P) and its alternatively switchable data inputs are supplied with the information part (I) of the code word (CW), and that the select inputs (Sl to S8) of the multiplexers (Ml to M8) can be controlled separately.

6. Device as stated in claim 5, characterized by that the multiplexers (Ml to M8) contain clock-controlled storage stages that form the storage register (R2).

7. Device as stated in claim 5, characterized in that the data word multiplex device (MUX) contains data word multiplexers (Mill to M142), each with "a" (3) inputs of which at all times equally prioritized inputs (EMI) are connected to successive outputs from the storage register (R2), and that all equally prioritized select inputs (SE) to the data word multiplexers are connected in parallel.

8. Device as stated in claim 4, characterized by that a code word (CW) with a width of three or six bits is used, that a data word (DW) comprises 4 bits and the storage register (R2) 24 storage steps, and that 8 data word multiplexers (Mill to M142) are arranged for simultaneous reading of two and two data words (DW).

9. Device as stated in claim 3, characterized by that the first control unit (STI) contains an address register (AR), that the address register (AR) outputs are connected to address inputs to read stores (ROMI to R0M3), that the outputs of the read stores (ROMI to R0M3) via registers (R4,R5,R3,R13) are connected to the select inputs (S,SE) of the multiplexers (Ml to M8) of the data word multiplexers (Mill to M142) and to clock inputs (CL) to the storage register (R2), that a further output from one of the read stores (R0M3) is fed to the input of an AND gate (UN) for controlling the store's (ME) write pulse, and that the outputs of the address register (AR) are connected back to the address inputs of the address register (AR) via an addition circuit (AR) which also has the length mode (LM) applied.

10. Device as stated in claim 9, characterized by that the addition term (AD) is contained in a read storage (ROM3) which emits as a new data word an address which is formed corresponding to the added address and the added length mode (LM).