NO145775B - Anordning for klokkesignaldistribusjon. - Google Patents

Anordning for klokkesignaldistribusjon. Download PDF

Info

Publication number
NO145775B
NO145775B NO760562A NO760562A NO145775B NO 145775 B NO145775 B NO 145775B NO 760562 A NO760562 A NO 760562A NO 760562 A NO760562 A NO 760562A NO 145775 B NO145775 B NO 145775B
Authority
NO
Norway
Prior art keywords
counter
counters
slave
slave counters
clock signals
Prior art date
Application number
NO760562A
Other languages
English (en)
Other versions
NO145775C (no
NO760562L (no
Inventor
Carl-Axel Ingemar Roseen
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Publication of NO760562L publication Critical patent/NO760562L/no
Publication of NO145775B publication Critical patent/NO145775B/no
Publication of NO145775C publication Critical patent/NO145775C/no

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
  • Electric Clocks (AREA)

Description

Foreliggende oppfinnelse vedrorer en anordning for distribusjon av klokkesignaler av den type, hvor klokkesignaler dannes ved hjelp av en digital teller, som drives av en styreoscillator.
I spesifikasjonene for IC-kretser er det angitt hvor stor be-lastning som kretsutgangene kan utsettes for, uttrykt i tillatt antall enhetsbelastninger. Videre er det angitt hvor mange enhetsbelastninger som de ulike kretsene representerer, hvorfra konstruktoren får direkte anvisning om hvorvidt signalfor-sterkning må tilgripes ved distribusjon av et signal til et storre antall signalmottagende kretser. Behovet oppstår spe-sielt ofte ved distribusjon av klokkesignaler i et storre digitalt system, hvor ifolge den konvensjonelle losningen klokkesignalkiIden belastes med et antall drivforsterkere,
hvilke i sin tur hver og en kan drive et antall belastninger. Ulempen med denne losningen er at de individuelle forsterkerne gir opphav til en varierende grad av forsinkelse hos de for-midlede klokkesignalene, hvilket blir særskilt merkbart ved hoye klokkesignalfrekvenser. Denne varierende forsinkelsen innebærer at klokkesignalene vil opptre med tilsvarende fase-forskyvning i ulike deler av det digitale systemet.
Vanligvis genereres klokkesignalene ved hjelp av en digital teller, som drives av en styreoscillator. Klokkesignalene kan tas ut direkte fra de enkelte tellertrinnene, men oftest etterfolges telleren av en dekoder med utganger for bestemte telle-posisjoner. En tenkelig forholdsregel for å tilveie-bringe et stort antall parallelle klokkesignalutganger uten å innfore ytterligere forsinkelser utover de som oppstår i telleren og dekoderen ville være å anordne flere tellere i parallell, hver med sin dekoder hvor samtlige tellere styres
av en felles oscillator. For at en slik anordning skal bli praktisk anvendbar kreves imidlertid spesielle anordninger "for å synkronisere tellerne med hverandre slik at tellersyk-lusene stemmer overens. Synkroniseringen kan f.eks. tilveie-bringes ved hjelp av en anordning basert på det russiske patent-
2
skriftet 298077, hvilket innbefatter en majoritetsbeslutnings-kfets i tilknytning til hver teller samt kretser for tilveie-bringelse av settepulser til tellerne hver gang majoriteten av tellerne har byttet siffer i det mest betydelige teller-trinnet , dvs. to ganger i hver telle-syklus. Denne losning medforer således et temmelig stort komponentoppbud i tilknytning til hver teller, hvilket reduserer påliteligheten samt tilveiebringer overenstemmelse kun mellom de mest betydelige telle-posisjonene. I de fleste tilfeller er det imidlertid ønskelig å oppnå klokkesignaler ved flere tilfeller under telle-syklusen, hvorfor alle telle-posisjonene er like vesentlige.
Problemet løses ifølge oppfinnelsen ved at for oppnåelse av en lav spredning av klokkesignalenes fasestilling ved distribusjon til et stort antall mottagere nevnte anordning omfatter en hovedteller hvilken drives av nevnte styreoscillator og et antall slavetellere hvilke trinnforskyves ved hjelp av en for samtlige slavetellere felles og med styreoscillatoren synkrone settepulser i overenstemmelse med styrebetingelser tilsvarende nevnte hovedtellers telle-posisjoner, idet nevnte klokkesignaler uttas fra slavetellerne.
Ytterligere trekk ved oppfinnelsen fremgår av de etterfølgende patentkrav samt av den etterfølgende beskrivelse ved hjelp av et utførelseseksempel og under henvisning til vedlagte tegning.
Den på tegningen viste anordning omfatter ifolge eksempelet en hovedteller bestående av to bistabile vipper FF1, FF2 av T-type, hvilken drives av en styreoscillator KL. En vippe av T-typen er konstruert slik at omslag skjer fra den foreliggende tilstanden til den motsatte tilstanden, f.eks. fra 1 til 0, hver gang en puls mottas på inngang T. Samme styreoscillator leverer også settepulser til et antall slavetellere, av hvilke tre er vist på tegningen. Ifolge eksempelet på tegningens ovre del består disse tellere av to vipper hver av JK-type, FF3, FF4 respektive FF5, FF6, hvilke mottar styrebetingelser fra hoved-tellerens utganger, slik som det senere skal beskrives. En vippe av JK-typen stilles ved hjelp av en igangsettende puls på inngang G til den binære tilstand, som angis ved aktivering av enten inngang J eller inngang K. Ifolge utforelseseksem-pelet omfatter anordningen også dekodere AK 1, AK 2, hvilke
er tilkoblet til hver enkelt slavetéllef :.dg på hvis utganger klokkesignaler utmates i bestemte telle-posisjoner. Lengst nede på tegningen vises også en slaveteller av alternativ utforelse, nemlig i form av en ringteller. Denne dannes av
fire vipper FF 7 - FF 10 av D-type, hvilke mottar styrebetingelser fra en dekoder AK 3 tilkoblet til hovedtelteren. En vippe av D-typen er konstruert slik at den ved hjelp av settepulser på inngang G stilles i en stilling som bestemmes av den binære styrebetingelse på inngang D.
De to vippene FF 1, FF 2 danner en rundtgående 4-teller, som trinnforskyves fremover i takt med styrepulsene på banen KP
fra styreoscillatoren KL. Utgangene U 10, U 11 bytter således tilstand for hver styrepuls og utgangene U 20, U 21 for hverannen styrepuls, de sistnevnte dog med en viss forsinkelse på grunn av omslagstiden for vippen FF 1. De binære tilstander på utgangene U 10, U 11 tilfores inngangene J, K på vippene FF 3, FF 5 etc, mens tilstandene på U 20, U 21 tilfares inngangene J, K på vippene FF 4, FF 6 etc.. I og med inntref-
fet av en klokkepuls på banen KP vil derfor disse tilstander overfores på JK-vippene, og denne overforing vil iverksettes samtidig for samtlige slavetellere. Ifolge utforelseseksem-pelet utnyttes samme klokkepuls som for drivningen av hovedtelleren, hvorfor denne samtidig trinnforskyves frem til neste tellerposisjon og leverer styrebetingelser til neste omstilling av slavetellere. Som nevnt ovenfor inntreffer slavetellerens omstilling samtidig, men på grunn av forskjel-ler mellom komponentene skjer omstillingen med ulik forsinkelse i hver teller. Forskjellen i omslagstid mellom to til hverandre svarende slavetellerutganger, f.eks. U 30 og U 50, henforer seg imidlertid ved denne anordning til spredningen i komponent-data for kun et logikktrinn. Ytterligere tidsforskjeller oppstår naturligvis hvis slik som vist slavetellerne etterfolges av hver sin dekoder AK 1, AK 2 etc, hvilke leverer klokkesignaler på sine utganger KS 1, KS 2 etc. i bestemte telle-posisjoner.
Innenfor rammen av oppfinnelsen kan den ovenfor beskrevne anordning modifiseres på ulike måter. Tellerne kan f.eks. utfores som såkalte Mobius-tellere, hvilke riktignok for delingstall over 4, dels krever flere trinn enn binæretellerene og dels krever funksjonsovervåkning, men til gjengjeld har andre fordeler. Dels blir slike dekodere fra Mobius-tellerne mindre komponent-krevende, ved delingstall over 4, og dels kan oscillatorfre-kvensen tillates å være hoyere ved at samtlige tellertrinn er klokket og således ingen forsinkelse foreligger mellom omslagene i de enkelte tellertrinnene. Som en ytterligere modifisering kan hovedtellerne og slavetellerne gis ulike utforminger. Ved å. innfore slik som det er vist på tegningen,
en dekoder AK 3 direkte etter hovedtelleren kan således slavetellerne ha form av ringtellere, f.eks. FF 7 - FF 10, hvilket har den fordelen at de dekodede klokkesignalene kan tas ut direkte fra slavetellernes utganger., f.eks. KS 3, og spredningen mellom signalene blir minimert. Imidlertid kan med denne anordning arbeidsfrekvensen hos styreoscillatoren ikke velges like hoy som ved den forst beskrevne anordningen, på
grunn av den spredning som dekoderen forårsaker hos styrebetingelsene til slavetelleren.

Claims (5)

1. Anordning for distribusjon av klokkesignaler av den type hvor klokkesignaler dannes ved hjelp av en digital teller som drives av en styreoscillator, karakterisert ved at for oppnåelse av en lav spredning av klokkesignalenes fasestilling ved distribusjon til et stort antall mottagere omfatter nevnte anordning en hovedteller (FF 1, FF 2) hvilken drives av nevnte styreoscillator (KL) og et antall slavetellere (FF 3, FF 4; FF 5, FF 6) hvilke trinnforskyves ved hjelp av for samtlige slavetellere felles og med styreoscillatoren synkrone settepulser i overenstemmelse med styrebetingelser tilsvarende nevnte hovedtellers tellerposisjoner, idet nevnte klokkesignaler uttas fra slavetellerne.
2. Anordning som angitt i krav 1, karakterisert ved at hver og en av nevnte slavetellere omfatter like mange tellertrinn som nevnte hovedteller, idet nevnte styrebetingelser uttas direkte fra de enkelte trinnutgangene i hovedtelleren og tilfores styreinngangene på tilsvarende trinn i slavetellerene.
3. Anordning som angitt i krav 2, karakterisert" ved at nevnte klokkesignaler uttas fra nevnte slavetellere via dekodere (AK 1, AK 2) .
4. Anordning som angitt i krav 1, karakterisert ved at i det minste en av nevnte slavetellere (FF 7 - FF 10) er utformet som ringteller, idet nevnte styrebetingelser for disse slavetellerne uttas fra nevnte hovedteller via dekodere (AK 3) samt tilfores et til hver dekodede telle-posisjon svarende trinn i respektive slavetellere, samt at ovrige slavetellere (FF 3, FF 4; FF 5, FF 6) har like mange tellertrinn som hovedtelleren, idet for nevnte ovrige slavetellere styrebetingelsene uttas direkte fra de enkelte trinnutgangene i hovedtelleren og tilfores styreinngangene på tilsvarende trinn i slåvetelleren.
5. Anordning som angitt i krav 4, karakterisert ved at nevnte klokkesignaler uttas fra nevnte ovrige slavetellere via dekodere (AK 1, AK 2).
NO760562A 1975-02-21 1976-02-20 Anordning for klokkesignaldistribusjon NO145775C (no)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE7501976A SE383788B (sv) 1975-02-21 1975-02-21 Anordning for klocksignaldistribution innefattande en huvudreknare och ett antal slavreknare

Publications (3)

Publication Number Publication Date
NO760562L NO760562L (no) 1976-08-24
NO145775B true NO145775B (no) 1982-02-15
NO145775C NO145775C (no) 1982-06-02

Family

ID=20323765

Family Applications (1)

Application Number Title Priority Date Filing Date
NO760562A NO145775C (no) 1975-02-21 1976-02-20 Anordning for klokkesignaldistribusjon

Country Status (9)

Country Link
BR (1) BR7601089A (no)
DK (1) DK70976A (no)
ES (1) ES445097A1 (no)
FI (1) FI58842C (no)
HU (1) HU174133B (no)
IT (1) IT1055311B (no)
NO (1) NO145775C (no)
SE (1) SE383788B (no)
YU (1) YU37237B (no)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817688B2 (ja) * 2005-03-18 2011-11-16 株式会社東芝 半導体集積回路装置

Also Published As

Publication number Publication date
FI58842C (fi) 1981-04-10
FI760158A (no) 1976-08-22
SE383788B (sv) 1976-03-29
FI58842B (fi) 1980-12-31
NO145775C (no) 1982-06-02
YU37237B (en) 1984-08-31
NO760562L (no) 1976-08-24
YU38676A (en) 1982-06-18
HU174133B (hu) 1979-11-28
BR7601089A (pt) 1976-09-14
AU1128076A (en) 1977-09-01
DK70976A (da) 1976-08-22
IT1055311B (it) 1981-12-21
ES445097A1 (es) 1977-05-16

Similar Documents

Publication Publication Date Title
US4229699A (en) Multiple clock selection system
US4855616A (en) Apparatus for synchronously switching frequency source
US4021784A (en) Clock synchronization system
US4868514A (en) Apparatus and method for digital compensation of oscillator drift
US4412342A (en) Clock synchronization system
US4419629A (en) Automatic synchronous switch for a plurality of asynchronous oscillators
US4575644A (en) Circuit for prevention of the metastable state in flip-flops
US5293079A (en) Formatter circuit
JPH0746122B2 (ja) 半導体集積論理回路
KR100313255B1 (ko) 디지털주파수체배기용조합지연회로
US10205454B2 (en) Glitch free asynchronous clock multiplexer
US3364439A (en) Frequency corrected digital clock with memory in phase control loop
US20080012605A1 (en) Glitch-free clock switcher
NO173529B (no) Digital klokkeutleder for bipolare signaler
NO145775B (no) Anordning for klokkesignaldistribusjon.
US8970267B2 (en) Asynchronous clock dividers to reduce on-chip variations of clock timing
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
KR100460763B1 (ko) 클럭스위칭회로
US20090217000A1 (en) Clock signals in digital systems
US20210278461A1 (en) Digital circuit monitoring device
JP2624169B2 (ja) スキャンパスを有する論理集積回路
US11736108B2 (en) Method for performing divided-clock phase synchronization in multi-divided-clock system, synchronization control circuit, synchronization control sub-circuit, and electronic device
JP2545986B2 (ja) 論理パス多重化方式
JPH01290013A (ja) 非同期クロツク選択同期化回路
JPH0630035B2 (ja) クロック同期型システムにおけるクロック切替え制御方式