NL9600002A

NL9600002A - Digital data signal conversion technique - includes double detection process in production of inverse non-return-to-zero code

Info

Publication number: NL9600002A
Application number: NL9600002A
Authority: NL
Original assignee: Sony Corp
Priority date: 1983-08-29
Filing date: 1996-02-08
Publication date: 1996-09-02

Abstract

The digital data conversion technique includes a detection of the signal in order to find out whether the value of all the even bits of the digital signal is equal to a digital zero. A second detection of the signal is carried out in order to find out whether the value of pairs of these detected even bits is a digital zero, and also whether a bit preceding an odd-bit has a direct current component. A detector signal is formed from the result of the second detection. The digital data signal is then converted into an inverse non-return-to-zero code (INRZ) using this detector signal. The technique also includes division of the digital signal into a series of n-bit words, the detections being effected to determine the number of odd bits, whose value is a digital zero, contained in each of the series of words.

Description

Werkwijze en inrichting voor omzetting van digitale informatie.Method and device for converting digital information.

De onderhavige uitvinding heeft betrekking op een werkwijze en inrichting voor omzetting van digitale informatie, en meer in het bijzonder op een dergelijke werkwijze en inrichting voor toepassing in het geval, waarin een audio-signaal of dergelijke impulscodegemoduleerd en vervolgens opgenomen wordt.The present invention relates to a method and apparatus for converting digital information, and more particularly to such a method and apparatus for use in the case where an audio signal or the like pulse code is modulated and subsequently recorded.

Indien een analoog signaal, zoals een audiosig-naal, voorafgaande aan opname daarvan in digitale vorm wordt gebracht, kan de getrouwheid van het opgenomen signaal in aanzienlijke mate worden vergroot. Daarbij volgt bijvoorbeeld eerst omzetting van het oorspronkelijke analoge signaal in digitale informatie met behulp van impulscodemodulatie (PCM). De aldus gecodeerde, digitale informatie wordt vervolgens gemoduleerd volgens een zogenaamde "NRZI"-code (non-return to zero, inverted) . Een dergelijke NRZI-codering maakt informa-tieregistratie met dezelfde bitdichtheid als bij NRZ-codering mogelijk, doch zonder dat in dat geval de problemen optreden, welke samenhangen met de bij de NRZ-code optredende signaal-polariteit.If an analog signal, such as an audio signal, is digitized prior to its recording, the fidelity of the recorded signal can be greatly increased. This involves, for example, first converting the original analog signal into digital information using pulse code modulation (PCM). The digital information encoded in this way is then modulated according to a so-called "NRZI" code (non-return to zero, inverted). Such NRZI coding enables information recording with the same bit density as with NRZ coding, but without in that case the problems associated with the signal polarity occurring with the NRZ code.

Bij de NRZI-codering wordt een digitaal bit "1" weergegeven door de overgang tussen de twee niveaus van een 2-niveaus signaal, terwijl een niveauvoortzetting van het laatstgenoemde signaal een digitaal bit "0" vertegenwoordigt. Bij de NRZI-code vertegenwoordigt derhalve het niveau zelf van het signaal, onafhankelijk van het feit of dit een hoog of een laag niveau is, geen digitale informatie. In plaats daarvan wordt deze laatstgenoemde bepaald door het feit of het signaal tussen aangrenzende bitcellen een niveauverande-ring heeft ondergaan. Indien bijvoorbeeld het signaaldeel, dat een bepaald bit van een digitale informatie vertegenwoordigt, op hetzelfde niveau als het, het voorafgaande bit vertegenwoordigende signaaldeel ligt, is het desbetreffende bit een digitale "0".In the NRZI encoding, a digital bit "1" is represented by the transition between the two levels of a 2-level signal, while a level continuation of the latter signal represents a digital bit "0". Therefore, with the NRZI code, the level itself of the signal, regardless of whether it is a high or a low level, does not represent digital information. Instead, the latter is determined by whether the signal has changed level between adjacent bit cells. For example, if the signal portion representing a particular bit of a digital information is at the same level as the signal portion representing the previous bit, the respective bit is a digital "0".

Aanvraagster heeft bij eerdere gelegenheid een dergelijke informatie-omzetstelsel van het volgende type voorgesteld. Toegepast wordt een 8/10-omzetschema, volgens hetwelk iedere 8-bits digitale uitgangsinformatie wordt omgezet in een 10-bits woord, dat het uit de omzetting resulterende, digitale signaal vormt. Duidelijk is, dat acht bits /B2'®3»B5Έβ»B7°P (2®) verschillende manieren kunnen worden gecombineerd, terwijl met tien bits 1024 (210) verschillende combinaties kunnen worden verkregen. Volgens het oudere voorstel worden nu 256 van de 1024 mogelijke 10-bits combinaties gebruikt voor weergave van de 8-bits combinaties .The applicant has previously proposed such an information conversion system of the following type. An 8/10 conversion scheme is employed, according to which every 8-bit digital output information is converted into a 10-bit word, which constitutes the digital signal resulting from the conversion. It is clear that eight bits / B2'®3 »B5Έβ» B7 ° P (2®) can be combined different ways, while with ten bits 1024 (210) different combinations can be obtained. According to the older proposal, 256 of the 1024 possible 10-bit combinations are now used to display the 8-bit combinations.

Volgens dit voorstel gelden bovendien bepaalde beperkingen bij de keuze en het gebruik van de zojuist genoemde 256 combinaties. Deze beperkingen brengen in de eerste plaats met zich mee, dat de (gemiddelde) gelijkspanningscomponent van het uit de omzetting resulterende signaal gelijk nul is. Aangezien de NRZI-codering wordt toegepast, geldt in de tweede plaats, dat het aantal opeenvolgende digitale waarden "0" in het uit de omzetting resulterende signaal nooit drie te boven mag gaan, daar anders T /T . groter dan vier zal max min zijn; hierin is T het maximale interval tussen niveauover-In addition, this proposal imposes certain restrictions on the choice and use of the 256 combinations just mentioned. Firstly, these limitations imply that the (average) DC component of the signal resulting from the conversion is equal to zero. Secondly, since the NRZI coding is applied, the number of consecutive digital values "0" in the signal resulting from the conversion must never exceed three, otherwise T / T. greater than four will be max min; where T is the maximum interval between level over

IliclXIliclX

gangen en is Tm^n het minimuminterval tussen niveauovergangen.and Tm ^ n is the minimum interval between level transitions.

Wanneer van deze beperkingen wordt uitgegaan, toont de volgende tabel I de mogelijke combinaties van tien digitale bits volgens een NRZI-code, waarvan de gelijkspanningscomponent gelijk nul is, doch waarin niet meer dan drie digitale waarden "0" achter elkaar, dat wil zeggen binnen een dergelijk 10-bits woord of aan de overgang tussen twee dergelijke woorden, voorkomen.Taking these constraints as a starting point, the following Table I shows the possible combinations of ten digital bits according to an NRZI code, the DC voltage component of which is equal to zero, but in which no more than three digital values are "0" consecutively, i.e. within such a 10-bit word or at the transition between two such words.

Tabel I laat zien, dat een groot aantal mogelijke combinaties aan de beperkende voorwaarden voldoet. In dien bijvoorbeeld tot drie digitale waarden "0" aan het begin van ieder woord zijn toegestaan, kunnen geen digitale waarden "0" aan het eind van enig woord worden toegepast. In dat geval laat de tabel I zien, dat het totale aantal mogelijke combinaties: 137 =69+40+20+8 bedraagt.Table I shows that a large number of possible combinations meet the limiting conditions. For example, if up to three digital values "0" are allowed at the beginning of each word, no digital values "0" can be applied at the end of any word. In that case, Table I shows that the total number of possible combinations is: 137 = 69 + 40 + 20 + 8.

Van alle mogelijke combinaties volgens tabel I wordt het maximale totaal aantal bereikt indien niet meer dan twee digitale waarden "0" aan het begin van een uit de omzetting resulterend 10-bits woord en niet meer dan één digitale waarde "0" aan het eind van een woord wordt toegestaan. In dat geval bedraagt het totale aantal mogelijke combinaties: 193 = 69 + 40 + 20 + 34 + 20 + 10.Of all possible combinations according to Table I, the maximum total number is reached if no more than two digital values "0" at the beginning of a 10-bit word resulting from the conversion and no more than one digital value "0" at the end of a word is allowed. In that case, the total number of possible combinations is: 193 = 69 + 40 + 20 + 34 + 20 + 10.

Dit wil zeggen, dat 193 10-bits combinaties beschikbaar zijn, welke een gelijkspanningscomponent ter waarde nul vertonen. Deze combinaties worden aangeduid als "primaire combinaties".That is, 193 10-bit combinations are available which exhibit a zero DC voltage component. These combinations are referred to as "primary combinations".

Aangezien van 256 mogelijke 8-bits oorspronkelijke informatiewoorden wordt uitgegaan, zijn nog 63 verdere 10-bits combinatiewoorden nodig voor weergave van de gehele oorspronkelijke informatie. Het is derhalve noodzakelijk om 10-bits combinatiewoorden te gebruiken, waarvoor de gelijkspanningscomponent van nul verschilt.Since 256 possible 8-bit original information words are assumed, an additional 63 additional 10-bit combination words are required to display the entire original information. It is therefore necessary to use 10-bit combination words, for which the DC voltage component differs from zero.

De hierna volgende tabel II toont het aantal mogelijke 10-bits combinaties, welke met niet meer dan twee digitale waarden "0" beginnen en met niet meer dan één digitale waarde "0" eindigen en, in geval van NRZI-codering, een geli jkspanningscomponent met de waarde 0, -2 of +2 hebben.Table II below shows the number of possible 10-bit combinations which start with no more than two digital values "0" and end with no more than one digital value "0" and, in the case of NRZI encoding, a equal voltage component with the value 0, -2 or +2.

Tabel II toont de 193 (= 103 + 60 + 30) mogelijke combinaties, waarin de gelijkspanningscomponent gelijk nul is, zoals besproken naar aanleiding van de tabel I. Opgemerkt wordt, dat de getallen in de middelste kolom (0) van tabel II, dat wil zeggen 103 (= 69 + 34); 60 (= 40 + 20); en 30 ( = 20 + 10), steeds de som van de getallen in de beideTable II shows the 193 (= 103 + 60 + 30) possible combinations, in which the DC voltage component is equal to zero, as discussed in connection with Table I. It should be noted that the numbers in the middle column (0) of Table II, that i.e. 103 (= 69 + 34); 60 (= 40 + 20); and 30 (= 20 + 10), always the sum of the numbers in both

meest linkse kolommen (.....1) en (.....10) van tabel Ileftmost columns (..... 1) and (..... 10) of Table I.

vormen.form.

Bij de berekening van de gelijkspanningscomponen-ten voor de tabel II is verondersteld, dat het laatste bit van de onmiddellijk voorafgaande 10-bits combinatie zich op het lage signaalniveau bevond. Indien de tabel II zou worden gevormd op basis van de veronderstelling, dat het niveau van het laatste bit van het onmiddellijk voorafgaande woord het hoge niveau is, zouden de kolommen (-2) en (+2) moeten worden verwisseld. In ieder geval vormt de zojuist vermelde veronderstelling omtrent het beginniveau van de uit de omzetting resulterende woorden slechts een conventie. De bij toepassing van deze conventie verkregen gelijkspanningscomponent zal hierna worden aangeduid als de "conventie-gelijkspanningscomponent". Zoals nog zal worden verduidelijkt, beïnvloedt deze conventie de uitvinding niet, doch dient zij slechts ter vergemakkelijking van de onderhavige beschrijving.When calculating the DC components for Table II, it is assumed that the last bit of the immediately preceding 10-bit combination was at the low signal level. If the table II were formed on the assumption that the level of the last bit of the immediately preceding word is the high level, columns (-2) and (+2) would have to be swapped. In any case, the just mentioned assumption about the initial level of the words resulting from the conversion is only a convention. The DC voltage component obtained by using this convention will hereinafter be referred to as the "DC convention component". As will be further explained, this convention does not affect the invention, but only serves to facilitate the present description.

De fig. 1A-1C van de bijbehorende tekening tonen enige voorbeelden van voor de vorming van de tabel II gebruikte 10-bits omzetwoorden. Zo tonen de fig. 1A en 1B bijvoorbeeld 10-bits combinaties in NRZI-code met een conventie-gelijkspanningscomponent van -2, terwijl fig. 1C een 10-bits combinatie met een conventiegelijkspanningscomponent van +2 laat zien. De fig. 1A-1C laten bovendien zien, dat indien de tabel II zou worden gevormd op basis van de veronderstelling, dat het laatste bit van de onmiddellijk voorafgaande 10-bits combinatie het hoge signaalniveau vertoont, de conventiegeli jkspanningscomponent zou worden teruggevonden door verwisseling van de kolommen (-2) en (+2).Figures 1A-1C of the accompanying drawing show some examples of 10-bit conversion words used to form Table II. For example, Figures 1A and 1B show 10-bit combinations in NRZI code with a convention DC voltage component of -2, while Figure 1C shows a 10-bit combination with a convention DC voltage component of +2. In addition, FIGS. 1A-1C show that if the table II were formed on the assumption that the last bit of the immediately preceding 10-bit combination exhibits the high signal level, the convention-like voltage component would be recovered by interchanging columns (-2) and (+2).

In ieder geval geldt, dat aangezien slechts 193 primaire 10-bits combinaties met een gelijkspanningscomponent gelijk nul beschikbaar zijn, 63 verdere "secundaire" combinaties, waarvan de gelijkspanningscomponent van nul ver- schilt, nodig zijn voor volledige afbeelding van alle 256 combinaties, welke met de oorspronkelijke 8-bits informatie-woorden kunnen worden weergegeven. Om nog nader te verklaren redenen is het bij het hiervoor beschreven voorbeeld noodzakelijk, dat het eerste bit of beginbit van de 10-bits combinaties in een NRZI-code de digitale waarde "0" heeft. Bovendien is bij deze uitvoeringsvorm de conventie-gelijk-spanningscomponent van alle secundaire combinaties dezelfde. Aangezien dit het geval is, toont tabel II, dat onvoldoende 10-bits combinaties (40 + 11) met een conventie-gelijk-spanningscomponent van +2 ter beschikking staan .De benodigde 63 verdere combinaties worden derhalve gekozen uit de 73 (43 + 30) 10-bits combinaties met een conventie-gelijkspan-ningscomponent van -2.In any case, since only 193 primary 10-bit combinations with a DC component equal to zero are available, 63 additional "secondary" combinations, of which the DC voltage component differs from zero, are required for full mapping of all 256 combinations, which are the original 8-bit information words can be displayed. For reasons yet to be explained, it is necessary in the example described above that the first bit or start bit of the 10-bit combinations in an NRZI code has the digital value "0". In addition, in this embodiment, the convention DC voltage component of all secondary combinations is the same. Since this is the case, Table II shows that insufficient 10-bit combinations (40 + 11) with a convention DC voltage component of +2 are available. The 63 additional combinations required are therefore selected from the 73 (43 + 30). ) 10-bit combinations with a convention DC voltage component of -2.

De fig. 2A en 2B tonen een belangrijke eigenschap van de aldus gekozen 10-bits secundaire combinaties. Indien het eerste bit in een secundaire combinatie aan omkering wordt onderworpen (zie bijvoorbeeld fig. 2B), gaat de conventie-geli jkspanningscomponent van het desbetreffende omzet-woord van -2 naar +2. Hoewel het mogelijk is om andere bits binnen een secundair combinatiewoord aan omkering te onderwerpen voor verandering van de gelijkspanningscomponent van -2 in +2, verdient het de voorkeur de conventie-gelijkspanningscomponent te veranderen door omkering van het eerste bit, aangezien een dergelijke omkering altijd resulteert in verandering van de gelijkspanningscomponent van -2 in +2 en in verandering van de actuele gelijkspanningscomponent van +2 in - 2 of van -2 in +2.Figures 2A and 2B show an important property of the thus selected 10-bit secondary combinations. If the first bit in a secondary combination is subjected to inversion (see, for example, Fig. 2B), the convention equal voltage component of the respective conversion word goes from -2 to +2. Although it is possible to invert other bits within a secondary combination word to change the DC voltage component from -2 to +2, it is preferable to change the convention DC voltage component by reversing the first bit, since such reversal always results in change of the DC voltage component from -2 to +2 and in change of the actual DC voltage component from +2 to - 2 or from -2 to +2.

Het aan deze uitvoeringsvorm ten grondslag liggende principe zal worden verduidelijkt aan de hand van de fig. 3A en 3B. Daarbij wordt aangenomen, dat een bepaald deel van het uit de omzetting resulterende, digitale signaal eindigt op het lage signaalniveau; fig. 3A laat dit zien. Voorts wordt aangenomen, dat de gelijkspanningscomponent van het signaal aan het einde van dit signaaldeel gelijk nul is. In de fig. 3A en 3B wijst de omgekeerde delta (^) op het begin en het einde van opeenvolgende woorden, welke uit de omzetting resulteren. Indien het eerste dergelijke volledige woord CW1 volgens fig. 3A een secundaire combinatie bevat, zal de gelijkspanningscomponent van dit woord -2 zijn. Voor alle volgende woorden CW2 met primaire combinaties geldt, dat de gelijkspanningscomponent steeds nul is, zodat, indien het gehele signaal verder uit dergelijke woorden CW2 zou bestaan, de geli jkspanningscomponent van het gehele signaal op -2 zou blijven. Wanneer een volgend woord CW3 met een secundaire combinatie verschijnt, kan de gelijkspanningscomponent van het de beide woorden CW1 en CW3 met secundaire combinaties bevattende signaaldeel op de waarde 0 worden teruggebracht door voor het woord CW3 een woord te kiezen, waarvan de gelijkspanningscomponent +2 bedraagt, respectievelijk door omkering van een bit van dit tweede woord met een secundaire combinatie, indien dit laatstgenoemde woord eenzelfde gelijkspanningscomponent als het voorafgaande, eerste woord CW^ met een secundaire combinatie heeft.The principle underlying this embodiment will be elucidated with reference to Figures 3A and 3B. It is assumed that a certain part of the digital signal resulting from the conversion ends at the low signal level; Fig. 3A shows this. It is further assumed that the DC voltage component of the signal at the end of this signal part is equal to zero. In Figures 3A and 3B, the inverted delta (^) indicates the beginning and end of successive words resulting from the conversion. If the first such full word CW1 of Fig. 3A contains a secondary combination, the DC component of this word will be -2. For all subsequent words CW2 with primary combinations it holds that the DC voltage component is always zero, so that if the entire signal further consists of such words CW2, the equal voltage component of the whole signal would remain at -2. When a next word CW3 with a secondary combination appears, the DC component of the signal part containing the two words CW1 and CW3 with secondary combinations can be reduced to the value 0 by choosing a word for the word CW3, the DC component of which is +2, or by reversing a bit of this second word with a secondary combination, if the latter word has the same DC component as the previous first word CW with a secondary combination.

Ter verduidelijking wordt eerst verwezen naar fig. 3A waarin het aantal niveau-overgangen in het uit de woorden CW1, CW2 en CW3 bestaande signaaldeel tot aan het begin van het tweede woord CW3 met een secundaire combinatie gelijk 8 is, hetgeen een even aantal is. Gesteld kan worden, dat het signaalniveau aan het begin van het tweede 10—bits woord CW^ met een secundaire combinatie na een even aantal niveauver-anderingen hetzelfde als het signaalniveau aan het begin van het eerste woord CW^ met een secundaire combinatie zal zijn.For clarification, reference is first made to Fig. 3A in which the number of level transitions in the signal portion consisting of the words CW1, CW2 and CW3 up to the beginning of the second word CW3 with a secondary combination is equal to 8, which is an even number. It can be stated that the signal level at the beginning of the second 10-bit word CW ^ with a secondary combination will be the same after an even number of level changes as the signal level at the beginning of the first word CW ^ with a secondary combination.

Dit wil zeggen, dat indien het tweede woord CW3 met een secundaire combinatie op hetzelfde niveau als het eerste dergelijke woord CW1 begint, de actuele gelijkspanningscomponent van het woord CW3 dezelfde als die van het eerste woord CW1 zal zijn, dat wil zeggen -2. Indien echter het eerste bit van het tweede woord CW3 met een secundaire combinatie van de digitale waarde "0" in de digitale waarde "1" wordt veranderd, zal de gelijkspanningscomponent van het daaruit resulterende, tweede woord met een secundaire combinatie echter de waarde +2 krijgen. Bij toevoeging van de na deze inversie resulterende gelijkspanningscomponent +2 voor het tweede woord CW3 bij de in het voorafgaande signaaldeel (CW1 + CW2) geaccumuleerde gelijkspanningscomponent ter waarde -2 ontstaat voor het gehele beschouwde signaaldeel CW^ + CW2 + CW^ een gelijk-spanningscomponent ter waarde nul.That is, if the second word CW3 starts with a secondary combination at the same level as the first such word CW1, the actual DC voltage component of the word CW3 will be the same as that of the first word CW1, i.e. -2. However, if the first bit of the second word CW3 with a secondary combination is changed from the digital value "0" to the digital value "1", the DC component of the resulting second word with a secondary combination will be the value +2 to get. Adding the DC component +2 for the second word CW3 resulting after this inversion to the DC component value -2 accumulated in the previous signal part (CW1 + CW2) creates a DC component for the entire considered signal part CW ^ + CW2 + CW ^ worth zero.

De reden voor de eerder in verband met de tabel II genoemde beperking, dat het eerste bit van een woord met een secundaire combinatie de digitale waarde "0" dient te hebben, wordt hierdoor duidelijk. Indien het eerste bit van een dergelijk woord met een secundaire combinatie de digitale waarde "1" zou worden gekozen, zou voor de verandering van de gelijkspanningscomponent van dat woord van -2 in +2, of omgekeerd, de waarde van het eerste bit van een dergelijk woord van "1" in "0" moeten worden veranderd. Een dergelijke verandering zou echter tot gevolg kunnen hebben, dat opeenvolgingen van de waarde "0" ontstaan, waardoor T /T . groter dan max mm vier zou worden.The reason for the limitation mentioned earlier in connection with Table II, that the first bit of a word with a secondary combination must have the digital value "0", is clear from this. If the first bit of such a word with a secondary combination were to select the digital value "1", for the change of the DC voltage component of that word from -2 to +2, or vice versa, the value of the first bit of a such word should be changed from "1" to "0". However, such a change could result in sequences of the value "0" resulting in T / T. larger than max mm would be four.

Fig. 3B toont een ander voorbeeld. Indien het aantal niveau-overgangen, dat aan het begin van het tweede woord met een secundaire combinatie een oneven aantal vormt, zal het tweede woord met een secundaire combinatie op een hoog niveau beginnen en een gelijkspanningscomponent ter waarde +2 hebben. In dat geval is geen bitwaarde-omkering nodig om de gelijkspanningscomponent van het gehele beschouwde signaaldeel CW^ + CV?2 + CW^ in fig. 3B gelijk nul te maken.Fig. 3B shows another example. If the number of level transitions, which at the beginning of the second word with a secondary combination, forms an odd number, the second word with a secondary combination will start at a high level and have a DC component value +2. In that case, no bit value inversion is required to make the DC component of the entire considered signal portion CW ^ + CV? 2 + CW ^ in FIG. 3B equal to zero.

Fig. 4 toont een voorbeeld van een inrichting voor omzetting volgens het hiervoor beschreven principe. In fig.Fig. 4 shows an example of a conversion device according to the principle described above. In fig.

4 heeft het verwijzingscijfer 1 betrekking op een ingangs-aansluiting, het verwijzingscijfer op een 8-bits schuifregis-ter voor ontvangst van 8-bits ingangsinformatie, het verwij-zingscijfer 3 op een logische omzetschakeling en het verwijzingsci jfer 4 op een 10-bits schuifregister. Aan de in-gangsaansluiting 1 toegevoerde informatie wordt steeds met 8 bits door het schuifregister 2 gevoerd en als 8-bits informatie (B^,B2,B3,B^,B^,Bg,B^,Bg) aan de logische omzetschakeling 3 toegevoerd. In de logische omzetschakeling 3 vindt de hiervoor besproken (8-bits woord)/(10-bits woord)-omzetting plaats, waarna de uit de omzetting resulterende 10-bits informatie P-, »P2 »p5'p6 'p7 'p8'P9 'P10 wordt toegevoerd aan het schuifregister 4.4, reference numeral 1 refers to an input terminal, reference numeral to an 8-bit shift register for receiving 8-bit input information, reference numeral 3 to a logic conversion circuit, and reference numeral 4 to a 10-bit shift register . Information supplied to the input terminal 1 is always passed through the shift register 2 with 8 bits and as 8-bit information (B ^, B2, B3, B ^, B ^, Bg, B ^, Bg) to the logic conversion circuit 3 supplied. The (8-bit word) / (10-bit word) conversion discussed above takes place in the logic conversion circuit 3, after which the 10-bit information P-, »P2» p5'p6 'p7' p8 'resulting from the conversion takes place. P9 'P10 is supplied to the shift register 4.

Door de logische omzetschakeling 3 wordt het aantal niveau-overgangen gedetecteerd, dat na de NRZI-code-ring in het uit de omzetting resulterende signaal resteert. Aangezien het aantal niveau-overgangen voor iedere combinatie vooraf bekend is, kan bijvoorbeeld een geheugen van het ROM-type, dat de logische omzetschakeling 3 vormt of daarvan deel uitmaakt, gelijktijdig informatie omtrent het aantal niveau-overgangen verschaffen; deze informatie behoeft slechts te omvatten of het aantal niveau-overgangen oneven of even is, waarbij de informatie in het zojuist eerstgenoemde geval de digitale waarde "1" kan hebben. Het desbetreffende informatie-signaal Q wordt toegevoerd aan een vergrendelschakeling 8, waarvan het vergrendelde uitgangssignaal Q' aan de logische schakeling 3 wordt toegevoerd. Een tijdsritmesignaal met informatie omtrent iedere 8 aan de ingangsaansluiting 1 toegevoerde bits wordt gedetecteerd door een detectieschakeling 9 en toegevoerd aan de invoerbesturingsaansluiting van het schuifregister 4 en aan de vergrendelaansluiting van de vergrendelschakeling 8.The number of level transitions remaining after the NRZI coding in the signal resulting from the conversion is detected by the logic conversion circuit 3. For example, since the number of level transitions for each combination is known in advance, a ROM type memory constituting or part of the logic converting circuit 3 can simultaneously provide information about the number of level transitions; this information need only include whether the number of level transitions is odd or even, the information in the first-mentioned case may have the digital value "1". The relevant information signal Q is applied to a locking circuit 8, the locked output signal Q 'of which is applied to the logic circuit 3. A time rhythm signal with information about every 8 bits applied to the input terminal 1 is detected by a detecting circuit 9 and applied to the input control terminal of the shift register 4 and to the locking terminal of the locking circuit 8.

Wanneer de bits van het digitale ingangssignaal bijvoorbeeld in een woord met een secundaire combinatie worden omgezet, wordt het uitgangssignaal Q' van de vergrendelschakeling 8 zodanig gebruikt, dat wanneer dit uitgangssignaal Q' de waarde "0" heeft, de waarde van het eerste bit van het woord in "1" wordt omgezet, terwijl wanneer het uitgangssignaal Q' van de vergrendelschakeling 8 de waarde "1" heeft, de waarde van het eerste bit van het woord in "0" wordt omgezet. Daarbij levert het genoemde geheugen van het RAM-type het informatie signaal Q als aanwijzing of het aantal niveau-overgangen oneven of even is aan de vergrendelschakeling 8. Voorts wordt bij omzetting van de ingangsbits in woorden met een primaire combinatie het daaruit resulterende 10-bits uitgangs-woord onveranderd afgegeven, terwijl het informatiesignaal Q een oneven of even aantal (niveauovergangen) signaleert, dat de som vormt van het aantal niveau-overgangen in het woord met een primaire combinatie en de eerder in de vergrendel-schakeling vergrendelde informatie Q', waarbij deze som als nieuwe of bijgewerkte informatie Q’ in de vergrendelschake-ling 8 wordt vergrendeld.For example, when the bits of the digital input signal are converted into a word with a secondary combination, the output signal Q 'of the latch circuit 8 is used such that when this output signal Q' has the value "0", the value of the first bit of the word is converted to "1", while when the output signal Q 'of the latch 8 has the value "1", the value of the first bit of the word is converted to "0". Thereby said RAM-type memory supplies the information signal Q as an indication as to whether the number of level transitions is odd or even to the latch circuit 8. Furthermore, upon conversion of the input bits into words with a primary combination, the resulting 10-bit output word output unchanged, while the information signal Q signals an odd or even number (level transitions), which is the sum of the number of level transitions in the word having a primary combination and the information Q 'previously locked in the latch circuit, wherein this sum is locked in the lock circuit 8 as new or updated information Q '.

Via een kloksignaalaansluiting 5 wordt aan het schuifregister 4, dat voor afgifte van de uit de omzetting resulterende 10-bits woorden dient, een kloksignaal toegevoerd, waarvan de frequentie 5/4 maal de klokfrequentie van het 8-bits ingangssignaal bedraagt. Het door het schuifregister 4 afgegeven signaal wordt toegevoerd aan een flip-flop 6 van het JK-type, welke eveneens het via de kloksignaalaansluiting 5 ontvangen kloksignaal krijgt toegevoerd, zodat aan de uitgangsaansluiting 7 van de flip-flop 6 een NRZI-gecodeerd uitgangssignaal verschijnt.A clock signal, the frequency of which is 5/4 times the clock frequency of the 8-bit input signal, is applied to the shift register 4, which serves to output the 10-bit words resulting from the conversion, via a clock signal connection 5. The signal output from the shift register 4 is applied to a flip-flop 6 of the JK type, which is also supplied with the clock signal received via the clock signal terminal 5, so that an NRZI-coded output signal appears at the output terminal 7 of the flip-flop 6. .

Fig. 5 toont een voorbeeld van een inrichting voor decodering van een op de hiervoor beschreven wijze NRZI-gecodeerd signaal.Fig. 5 shows an example of a device for decoding a NRZI coded signal in the manner described above.

In fig. 5 heeft het verwijzingsgetal 11 betrekking op een ingangsaansluiting, via welke een 10-bits ingangssignaal (P^-P^q) via een NRZI-demodulatieschakeling 12 aan een 10-bits schuifregister 13, dat 10-bits informatie P^-P^q aan een logische omzetschakeling 14 levert voor (10-bits)/(8-bits)-omzetting tot 8-bits informatie B^-Bg, welke aan een 8-bits schuifregister 15 wordt toegevoerd en aan een uitgangsaansluiting 16 ter beschikking komt. Bij toevoer van een 10-bits informatiewoord met een secundaire combinatie aan de logische omzetschakeling 14 vindt de omzetting tot een 8-bits woord onafhankelijk van de waarde van het eerste bit plaats.In Fig. 5, reference numeral 11 refers to an input terminal through which a 10-bit input signal (P ^ -P ^ q) through an NRZI demodulation circuit 12 to a 10-bit shift register 13, which contains 10-bit information P ^ - P ^ q to a logic converting circuit 14 provides (10-bit) / (8-bit) conversion up to 8-bit information B ^ -Bg, which is applied to an 8-bit shift register 15 and available to an output terminal 16 coming. When a 10-bit information word with a secondary combination is supplied to the logic conversion circuit 14, the conversion to an 8-bit word takes place independently of the value of the first bit.

Hoewel met behulp van inrichtingen volgens de fig. 4 en 5 de beoogde NRZI-codering en -decodering kunnen worden verkregen, geldt voor dergelijke inrichtingen echter, dat wanneer de logische omzetschakelingen 3 en 14 worden uitgevoerd als geheugens van het ROM-type, het betrekkelijk grote aantal te verwerken bits zich verzet tegen uitvoering van de logische schakelingen 3 en 14 als "large scale integrated circuit", daar deze schakelingen dan betrekkelijk grote afmetingen dienen te hebben.Although the intended NRZI coding and decoding can be obtained with the aid of devices according to FIGS. 4 and 5, however, for such devices, when the logic converters 3 and 14 are implemented as ROM-type memories, it is relatively the large number of bits to be processed precludes the design of the logic circuits 3 and 14 as a "large scale integrated circuit", since these circuits must then have relatively large dimensions.

*" De onderhavige uitvinding stelt zich ten doel, een verbeterde werkwijze en inrichting voor omzetting van digitale informatie in een NRZI-gecodeerd signaal te verschaffen.The present invention aims to provide an improved method and apparatus for converting digital information into an NRZI encoded signal.

Voorts stelt de uitvinding zich ten doel, een dergelijke omzetwerkwijze en -inrichting te verschaffen, waarbij een logische schakeling van vereenvoudigde constructie wordt toegepast.Another object of the invention is to provide such a conversion method and device in which a logic circuit of simplified construction is used.

Een ander doel van de uitvinding is het verschaffen van een informatie-omzetwerkwijze en -inrichting, welke geschikt zijn voor het geval, waarin een audiosignaal of dergelijke eerst aan impulscodemodulatie wordt onderworpen en vervolgens wordt opgenomen.Another object of the invention is to provide an information converting method and apparatus suitable for the case where an audio signal or the like is first pulse-modulated and then recorded.

Nog een ander doel van de uitvinding is het verschaffen van een NRZI-gecodeerd signaal, dat een minimum aan laagfrequente componenten bevat en waarvan de gelijkspannings-component althans ten minste nagenoeg aan nul is.Yet another object of the invention is to provide an NRZI encoded signal containing a minimum of low-frequency components, the DC component of which is at least substantially zero.

Weer een ander doel van de uitvinding is het verschaffen van een werkwijze en inrichting voor omzetting van een digitaal ingangssignaal in een NRZI-gecodeerd, digitaal uitgangssignaal, waarvan de gelijkspanningscomponent althans ten minste nagenoeg gelijk aan nul is en waarin de tijdsduur tussen niveauveranderingen een voorafbepaalde maximumwaarde heeft.Yet another object of the invention is to provide a method and apparatus for converting a digital input signal into an NRZI encoded digital output signal, the DC voltage component of which is at least substantially equal to zero and wherein the time between level changes has a predetermined maximum value has.

Volgens een aspect van de onderhavige uitvinding wordt daartoe verschaft een werkwijze voor omzetting van digitale informatie in een NRZI-gecodeerd digitaal signaal, welke werkwijze is gekenmerkt door: eerste detectie of de waarde van ieder even genummerd bit van de digitale informatie de digitale waarde nul is; tweede detectie of twee van de onderzochte, even genummerde bits de digitale waarde "0" hebben en of een voorafgaand, oneven genummerd bit een gelijkspanningscomponent vertoont; levering van een detectie-uitgangssignaal op basis van het detectieresultaat van de tweede detectie; en door omzetting van de digitale informatie in het NRZI-gecodeerde digitale signaal op basis van dat detectie-uit-gangssignaal.According to an aspect of the present invention there is provided for this purpose a method of converting digital information into an NRZI encoded digital signal, the method characterized by: first detecting whether the value of each even numbered bit of the digital information is the digital value zero ; second detecting whether two of the examined even-numbered bits have the digital value "0" and whether a preceding odd-numbered bit has a DC component; providing a detection output signal based on the detection result of the second detection; and by converting the digital information into the NRZI encoded digital signal based on said detection output signal.

Parallel daaraan verschaft de uitvinding een inrichting voor omzetting van digitale informatie in een NRZI-geco-deerd digitaal signaal, welke omzetinrichting is gekenmerkt door eerste detectiemiddelen voor detectie of ieder even genummerd bit van de digitale informatie de digitale waarde "0" heeft; tweede detectiemiddelen voor detectie of twee van de onderzochte, even genummerde bits de digitale waarde "0" hebben en of een voorafgaand, oneven genummerd bit een gelijkspannings-component vertoont; middelen voor levering van een detectie-uitgangssignaal op basis van het detectieresultaat van de tweede detectie; en door omzetmiddelen voor omzetting van de digitale informatie in het NRZI-gecodeerde digitale signaal op basis van dat detectie-uitgangssignaal.In parallel, the invention provides an apparatus for converting digital information into an NRZI-encoded digital signal, which converter is characterized by first detection means for detecting whether each even-numbered bit of the digital information has the digital value "0"; second detection means for detecting whether two of the examined, even-numbered bits have the digital value "0" and whether a preceding, odd-numbered bit has a DC component; means for supplying a detection output signal based on the detection result of the second detection; and by converting means for converting the digital information into the NRZI encoded digital signal based on said detection output signal.

Volgens een ander aspect verschaft de uitvinding bovendien een werkwijze voor omzetting van in een opeenvolging van m-bits woorden verdeelde, digitale informatie in een uit een opeenvolging van n-bits woorden bestaand, digitaal signaal, waarbij n groter dan m is en de n-bits woorden aan een voorafbepaalde voorwaarde voldoen, welke omzetwerkwijze is gekenmerkt door: verdere verdeling van de n-bits woorden in een aantal stellen; opstelling van een classificatie, waarvan de respectieve klassen dergelijke stellen van een zelfde verdelingspatroon omvatten; verdeling van de m-bits woorden in een met het aantal stellen van de n-bits woorden overeenkomend aantal stellen; omzetting van ieder stel van de m-bits woorden in een stel van de n-bits woorden, dat een volgens de classificatie geschikt verdelingspatroon vertoont; detectie of koppeling van opeenvolgende stellen van n-bits woorden met een dergelijk geschikt verdelingspatroon voldoet aan de voorafbepaalde voorwaarde; levering van een detectiesignaal bij ontbreken van een dergelijke voldoening; en door wijziging van het verdelingspatroon van een stel van het n-bits woord tot voldoening aan de voorafbepaalde voorwaarde op basis van dat detectiesignaal.In another aspect, the invention further provides a method for converting digital information divided in a sequence of m-bit words into a digital signal consisting of a sequence of n-bit words, where n is greater than m and the n- bit words satisfy a predetermined condition, which conversion method is characterized by: further dividing the n-bit words into a number of sets; arrangement of a classification, the respective classes of which comprise such sets of the same distribution pattern; division of the m-bit words into a number of sets corresponding to the number of sets of the n-bit words; converting each set of the m-bit words into a set of the n-bit words, which exhibits an appropriate distribution pattern according to the classification; detecting whether coupling of consecutive sets of n-bit words with such an appropriate distribution pattern satisfies the predetermined condition; supplying a detection signal in the absence of such satisfaction; and by changing the distribution pattern of a set of the n-bit word to satisfy the predetermined condition based on that detection signal.

Parallel aan dit andere aspect verschaft de uitvinding een inrichting voor omzetting van in een opeenvolging van m—bits woorden verdeelde» digitale informatie in een uit een opeenvolging van n-bits woorden bestaand, digitaal signaal waarbij n groter dan m is en de n-bits woorden aan een voorafbepaalde voorwaarde voldoen, welke omzetinrichting is gekenmerkt door: verdelingsmiddelen voor verdeling van de n-bits woorden in een aantal stellen; verdelingsmiddelen voor verdeling van de m-bits woorden in een met het aantal stellen van de n-bits woorden overeenkomend aantal stellen; omzetmiddelen voor omzetting van ieder stel van de m-bits woorden in een stel van de n—bits woorden , dat een geschikt verdelingspatroon vertoont volgens een klasse van een classificatie, waarvan de klassen dergelijke stellen van steeds een zelfde verdelingspatroon omvatten; detectiemiddelen voor detectie of koppeling van opeenvolgende stellen van de n-bits woorden met een dergelijk geschikt verdelingspatroon voldoet aan de voorafbepaalde voorwaarde en voor levering van een detectiesignaal bij ontbreken van een dergelijke voldoening; en door wijzigingsmiddelen voor wijziging van het verdelingspatroon van een stel van het n-bits woord tot voldoening aan de voorafbepaalde voorwaarde op basis van dat detectiesignaal.In parallel with this other aspect, the invention provides an apparatus for converting digital information divided in a sequence of m-bit words into a digital signal consisting of a sequence of n-bit words, where n is greater than m and the n-bits words meet a predetermined condition, which converter is characterized by: dividing means for dividing the n-bit words into a number of sets; dividing means for dividing the m-bit words into a number of sets corresponding to the number of sets of the n-bit words; converting means for converting each set of the m-bit words into a set of the n-bit words showing a suitable distribution pattern according to a class of a classification, the classes of which comprise such sets of each having the same distribution pattern; detection means for detecting or coupling successive sets of the n-bit words with such a suitable distribution pattern satisfies the predetermined condition and for supplying a detection signal in the absence of such satisfaction; and by change means for changing the distribution pattern of a set of the n-bit word to satisfy the predetermined condition based on said detection signal.

Volgens nog een ander aspect verschaft de onderhavige uitvinding een inrichting voor modulatie en demodulatie van in een opeenvolging van m-bits woorden verdeelde, digitale informatie in uit een opeenvolging van omzetwoorden bestaand, digitaal signaal, waarbij aan ieder m-bits woord van de digitale informatie een omzetwoord wordt toegevoegd, en omge keerd, welke modulatie- en demodulatie-inrichting is gekenmerkt door: een logische schakeling, waaraan de digitale informatie en het uit de omzetting resulterende, digitale signaal worden toegevoerd, welke logische schakeling is voorzien van een besturingsaansluiting, eerste logische middelen welke worden geselecteerd wanneer aan de besturingsaansluiting een eerste signaalwaarde verschijnt, tweede logische middelen welke worden geselecteerd wanneer aan de besturingsaansluiting een tweede signaalwaarde verschijnt, en van derde logische middelen welke zowel bij modulatie als bij demodulatie worden toegepast.In still another aspect, the present invention provides an apparatus for modulation and demodulation of digital information divided in a sequence of m-bit words into a digital signal consisting of a sequence of conversion words, wherein each m-bit word of the digital information a conversion word is added, and vice versa, which modulation and demodulation device is characterized by: a logic circuit to which the digital information and the digital signal resulting from the conversion are applied, which logic circuit is provided with a control connection, first logic means which are selected when a first signal value appears on the control terminal, second logic means which are selected when a second signal value appears on the control terminal, and third logic means which are applied both in modulation and demodulation.

De uitvinding zal worden verduidelijkt in de nu volgende beschrijving aan de hand van de bijbehorende tekening. Daarin tonen: fig. 1A-1C enige voorbeelden van mogelijke 10-bits woorden met een secundaire combinatie van een door omzetting aan NRZI-codering omderworpen digitaal signaal, fig. 2A een 10-bits woord met een secundaire combinatie van een door omzetting aan NRZI-codering onderworpen digitaal signaal, fig. 2B het 10-bits woord volgens fig. 2A, waarvan de waarde van het eerste bit van "0" in "1" is omgezet, fig. 3A en 3B enige voorbeelden van 10-bits woorden van een door omzetting gecodeerd digitaal signaal, fig. 4 een principeschema, uitgevoerd als blok-schema, van een inrichting voor vorming van een m-bits NRZI-gecodeerd digitaal signaal uit een n-bits digitaal ingangssignaal , fig. 5 een principeschema, uitgevoérd als blok-schema, van een inrichting voor herwinning van een n-bits digitaal signaal uit een m-bits NRZI-gecodeerd digitaal signaal , fig. 6 een blokschema van een uitvoeringsvorm van een informatie-omzetinrichting volgens de onderhavige uitvinding, fig. 7 een blokschema van een practische uitvoeringsvorm van een logische hulpschakeling voor toepassing bij door een exclusieve OF-poortschakeling 4 3 in reactie op een van de schakeling 41 afkomstig detectie-uitgangssignaal aan omkering onderworpen en vervolgens aan de logische hoofdschakeling 44 toegevoerd.The invention will be elucidated in the following description with reference to the accompanying drawing. In the drawings: Figures 1A-1C show some examples of possible 10-bit words with a secondary combination of a digital signal converted by NRZI encoding conversion, Figure 2A a 10-bit word with a secondary combination of a NRZI conversion. encoded digital signal, FIG. 2B is the 10-bit word of FIG. 2A, the value of the first bit of which has been converted from "0" to "1", FIGS. 3A and 3B are some examples of 10-bit words of a digital encoded digital signal, fig. 4 a principle diagram, executed as a block diagram, of a device for generating an m-bit NRZI encoded digital signal from an n-bit digital input signal, fig. 5 a principle diagram, executed as block diagram of an apparatus for recovering an n-bit digital signal from an m-bit NRZI encoded digital signal, FIG. 6 is a block diagram of an embodiment of an information converter according to the present invention, FIG. 7 is a block diagram from a practical embodiment of an auxiliary logic circuit for use in detection output from an exclusive OR gate circuit 43 in response to a detection output signal from circuit 41 and then applied to main logic circuit 44.

Het verwijzingsgetal 45 heeft betrekking op een logische hulpschakeling, welke bijvoorbeeld op de in fig. 10 weergegeven wijze is uitgevoerd voor levering van een detec-tiesignaal e voor een verdelingspatroon, waartoe de groep E behoort, en voor levering van een detectiesignaal f voor een verdelingspatroon, dat de groep A bevat. Bij detectie van verdelingspatronen volgens de groepen A en B wordt tot de aanwezigheid van een tot de groep A behorend verdelingspatroon geconcludeerd wanneer zowel de beginbitwaarde "1" is als de derde en de vijfde bitwaarden aan elkaar gelijk zijn of wanneer zowel de beginbitwaarde "0" is en zowel de derde en de vijfde bitwaarden van elkaar verschillen. Tot de aanwezigheid van een tot de groep B behorend verdelingspatroon wordt daarentegen geconcludeerd wanneer zowel de beginbitwaarde "0" als de derde en vijfde bitwaarden aan elkaar gelijk zijn of wanneer zowel de beginbitwaarde "1" als de derde en de vijfde bitwaarden van elkaar verschillen.The reference numeral 45 relates to an auxiliary logic circuit, which is arranged, for example, in the manner shown in Fig. 10 for supplying a detection signal e for a distribution pattern, to which the group E belongs, and for supplying a detection signal f for a distribution pattern , which contains group A. Detection of distribution patterns according to groups A and B leads to the presence of a distribution pattern belonging to group A when both the initial bit value is "1" and the third and fifth bit values are equal to each other or when both the initial bit value "0" and both the third and fifth bit values are different. On the other hand, the presence of a distribution pattern belonging to group B concludes when both the initial bit value "0" and the third and fifth bit values are equal or when both the initial bit value "1" and the third and fifth bit values are different from each other.

De genoemde detectiesignalen e en f worden aan de logische hoofdschakeling 44 toegevoerd voor besturing van de omzetlogica, zodanig, dat een uiterst vergaande vereenvoudiging van de omzetlogica wordt verkregen. Bij gebruik r}@ van het detectiesignaal f wordt het 6 bit van het ingangssignaal overbodig.The said detection signals e and f are applied to the main logic circuit 44 for controlling the conversion logic, such that an extremely far-reaching simplification of the conversion logic is obtained. When using r} @ of the detection signal f, the 6 bit of the input signal becomes superfluous.

Het uit de demodulatie resulterende uitgangssignaal komt ter beschikking aan de groep uitgangsaansluitingen 45.The output signal resulting from demodulation is made available to the group of output terminals 45.

Fig. 11 toont een uitvoeringsvorm, waarbij de respectieve logische hoofdschakelingen 22 en 44 van de omzet-en de demodulatieschakeling tot één schakeling 50 zijn verenigd. Zoals fig. 11 laat zien, worden de uitgangssignalen van een met de groep ingangsaansluitingen 21 in fig. 6 vergelijkbare ingangsschakeling 21' en de uitgangssignalen van het schuif register 4 2 volgens fig. 9 gemeenschappelijk aan de omzetinrichting volgens fig. 6, fig. 8 een blokschema van een practische uitvoeringsvorm van enige onderdelen van de omzetinrichting volgens fig. 6, fig. 9 een blokschema van een uitvoeringsvorm van een bij de onderhavige uitvinding toegepaste demodulatie-inrichting, fig. 10 een blokschema van een practische uitvoeringsvorm van een logische hulpschakeling voor toepassing bij de demodulatie-inrichting volgens fig. 9, fig. 11 een blokschema van een uitvoeringsvorm van een schakeling, waarin de logische -hoofdschakelingen van de omzet- en de demodulatie-inrichting volgens de respectieve fig. 6 en 9 als één geheel met elkaar zijn uitgevoerd, en fig. 12-17 enige tabellen met tezamen 278 verschillende 10-bits verdelingspatronen.Fig. 11 shows an embodiment in which the respective main logic circuits 22 and 44 of the converting and demodulating circuit are combined into one circuit 50. As shown in FIG. 11, the outputs of an input circuit 21 'comparable to the group of input terminals 21 in FIG. 6 and the outputs of the shift register 42 of FIG. 9 become common to the converter of FIG. 6, FIG. 8 a block diagram of a practical embodiment of some parts of the converter device of fig. 6, fig. 9 a block diagram of an embodiment of a demodulation device used in the present invention, fig. 10 a block diagram of a practical embodiment of a logic auxiliary circuit for for use with the demodulation device of FIG. 9, FIG. 11 is a block diagram of an embodiment of a circuit in which the logic main circuits of the converter and the demodulation device of FIGS. 6 and 9 are integrated as one unit 12-17 some tables with together 278 different 10-bit distribution patterns.

Vervolgens zal de onderhavige uitvinding meer in details aan de hand van de bijbehorende tekening worden beschreven.The present invention will be described in more detail below with reference to the accompanying drawing.

Eerst wordt opgemerkt, dat van de 1024 verschillende mogelijke 10-bits combinaties aan de hiervoor genoemde beperkingen wordt voldaan door 278 verschillende combinaties, welke in de fig. 12-17 zijn weergegeven. Indien deze 278 10-bits combinaties voor wat betreft hun bitwaardeverdelings-patroon worden verdeeld in de bovenste 5 bits en in de onderste 5 bits en vervolgens worden geclassificeerd, kan het verde-lingspatroon van de onderste 5 bits worden geclassificeerd in 5 groepen A-E, welke in de hierna volgende tabel III zijn opgenomen. Bovendien komen uitzonderingspatronen voor.It is first noted that of the 1024 different possible 10-bit combinations, the aforementioned limitations are met by 278 different combinations shown in Figures 12-17. If these 278 10-bit combinations are divided in their bit value distribution pattern into the top 5 bits and into the bottom 5 bits and then classified, the distribution pattern of the bottom 5 bits can be classified into 5 groups AE, which are listed in Table III below. In addition, exception patterns occur.

Tabel IIITable III

Tabel III laat zien, dat in de groepen A en B de eerste bitwaarden verschillen doch de overige vier bitwaarden steeds onderling gelijk zijn. Voorts zijn de onderste drie bitwaarden van de groepen C en D gelijk aan de onderste drie bitwaarden van de verdelingspatronen, welke in de groep A roet "0" en in de groep B met "1" beginnen.Table III shows that in groups A and B the first bit values differ, but the other four bit values are always the same. Furthermore, the bottom three bit values of groups C and D are equal to the bottom three bit values of the distribution patterns, which begin with "0" in group A and "1" in group B.

Het verdelingspatroon voor de vijf bovenste bits kan daarentegen in 21 verschillende groepen 1-21 worden geclassificeerd, welke onder elkaar in de hierna volgende tabel IV zijn opgenomen.The distribution pattern for the top five bits, on the other hand, can be classified into 21 different groups 1-21, which are listed in Table IV below.

Tabel IVTable IV

Omtrent dit verdelingspatroon kan worden opgemerkt, dat de groepen A-E van de onderste 5 bits, welke aan de hiervoor genoemde beperkingen voldoen en (met groepen van bovenste 5 bits) kunnen worden gekoppeld, in de centrale kolom van tabel IV zijn opgenomen. In deze tabel heeft het verwij-zingssymbool A' betrekking op niet met de bitwaarde "0" beginnende groepen van onderste 5 bits, terwijl het verwijzings-symbool B' betrekking heeft op niet met de bitwaarden "00" beginnende groepen van onderste 5 bits.Regarding this distribution pattern, it can be noted that the groups A-E of the bottom 5 bits, which meet the aforementioned limitations and can be coupled (with groups of top 5 bits), are listed in the central column of Table IV. In this table, the reference symbol A 'refers to groups of bottom 5 bits not starting with the bit value "0", while the reference symbol B' refers to groups of bottom 5 bits not starting with the bit values "00".

Als gevolg daarvan zal bij gebruik van de door een cirkel omringde groepen volgens de middelste kolom in tabel IV het aantal verdelingspatronen, dat kan worden gevormd door de respectieve koppelingen van groepen met bovenste 5 bits en groepen met onderste 5 bits, de in de rechterkolom in tabel IV weergegeven waarde hebben; in het totaal kunnen 240 dergelijke in aanmerking komende verdelingspatronen worden gevormd. Door toevoeging daaraan van 16 verdelingspatronen, waarvan de onderste 5 bits tot de groep E behoren, kunnen 256 verdelingspatronen worden verkregen.As a result, when using the circle-surrounded groups according to the middle column in Table IV, the number of distribution patterns that can be formed by the respective links of groups with top 5 bits and groups with bottom 5 bits will be the ones in the right column. have table IV displayed value; in total, 240 such eligible distribution patterns can be formed. By adding 16 distribution patterns, of which the bottom 5 bits belong to group E, 256 distribution patterns can be obtained.

Het bitwaardenverdelingspatroon van de 8-bits in-gangswoorden kan eveneens in bovenste 4 bits en onderste 4 bits worden onderscheiden, waarbij ieder deelpatroon met 4 bits 16 verschillende combinatiemogelijkheden biedt. De 16 mogelijke verdelingspatronen van de bovenste 4 bits worden nu respectievelijk in correspondentie gebracht met één of meer verdelingspatronen volgens de 21 groepen in tabel IV, terwijl de 16 mogelijke verdelingspatronen van de onderste 4 bits respectievelijk in correspondentie worden gebracht met verdelingspatronen volgens de groepen in tabel III.The bit value distribution pattern of the 8-bit input words can also be divided into the top 4 bits and the bottom 4 bits, with each 4-bit sub-pattern offering 16 different combination possibilities. The 16 possible distribution patterns of the top 4 bits are now corresponded to one or more distribution patterns according to the 21 groups in Table IV, respectively, while the 16 possible distribution patterns of the bottom 4 bits are respectively corresponded to distribution patterns according to the groups in Table IV. III.

Meer in het bijzonder worden de 16 mogelijke verdelingspatronen van de onderste 4 bits in correspondentie gebracht met de 16 tot de groepen A en B in tabel III behorende verdelingspatronen. Dit maakt het voor 9 van de benodigde 16 8-bits verdelingspatronen mogelijk, dat hun respectieve verdelingspatroon van de bovenste 4 bits rechtstreeks in correspondentie wordt gebracht met steeds één van die 9 verdelingspatronen van bovenste 5 bits, welke volgens de middelste kolom van tabel IV zowel met een verdelingspatroon volgens de groep A als met een verdelingspatroon volgens de groep B (met inbegrip van B') kunnen worden gekoppeld (ter verduidelijking: in tabel IV zijn dit derhalve de respectievelijk met 3,4,8, 10,11,12,14,15 en 18 genummerde verdelingen van bovenste 5 bits). Vervolgens worden van 9 verdelingspatronen (volgens tabel IV) van bovenste 5 bits, welke met enige van de groepen A (met inbegrip van A') en B kunnen worden gekoppeld, 2 verdelingspatronen welke met de groep B kunnen worden gekoppeld, en 2 verdelingspatronen naar keuze welke met de groep A kunnen worden gekoppeld, met elkaar gecombineerd, waarna 2 verdelingspatronen van de bovenste 4 bits van het de 8-bits ingangssignaal (welke respectievelijk het 10 en het 11^e 8-bits verdelingspatroon inleiden) in correspondentie worden gebracht met twee respectieve paren van de 4 uit de zojuist genoemde combinatie resulterende verdelingspatronen van 5 bovenste bits. Van de overblijvende 5 verdelingspatronen, welke met de groep A kunnen worden gekoppeld, worden 2 verdelingspatronen naar keuze met elkaar gecombineerd, waarna één verdelingspatroon van de bovenste 4 bits van het de 8-bits ingangssignaal (dat het 12 8-bits verdelingspatroon inleidt) in correspondentie wordt gebracht met het paar uit de laatstgenoemde combinatie resulterende verdelingspatronen van 5 bovenste bits. Vervolgens worden 2 verdelingspatronen van bovenste 5 bits, welke met de groepen A (met inbegrip van A') en C kunnen worden gekoppeld, gecombineerd met 2 verdelingspatronen naar keuze van de overige 3 verdelingspatronen, welke met (uitsluitend) de groep A kunnen worden gekoppeld, waarna 2 verdere verdelingspatronen van de bovenste 4 bits van het 8-bits ingangssignaal (welke respectievelijk het 13^e en 14^e 8-bits verdelingspatroon inleiden in correspondentie worden gebracht met 2 respectieve paren van de 4 uit de nu laatstgenoemde combinaties resulterende verdelingspatronen van 5 bovenste bits. Het ene overblijvende verdelingspatroon, dat met (uitsluitend) de groep A kan worden gekoppeld, wordt vervolgens gecombineerd met een verdelingspatroon, dat met de groepen B en D kan worden gekoppeld, waarna een verder verdelingspatroon van de bovenste 4 bits van de het 8-bits ingangssignaal (dat het 15 8-bits verdelingspatroon inleidt) in correspondentie roet het tweetal uit de in deze volzin genoemde combinatie resulterende verdelingspatro- nen van bovenste 5 bits wordt gebracht. Tenslotte wordt het de laatste benodigde of 16 verdelingspatroon van de bovenste 4 bits van het 8-bits ingangssignaal in correspondentie gebracht met die 16 verdelingspatronen van bovenste 5 bits, welke volgens de middelste kolom van tabel IV met (een verdelingspatroon volgens) de groep E volgens tabel III kunnen worden gekoppeld.More specifically, the 16 possible distribution patterns of the bottom 4 bits are brought into correspondence with the 16 distribution patterns belonging to groups A and B in Table III. This allows for 9 of the required 16 8-bit distribution patterns, their respective distribution pattern of the top 4 bits to be directly correspondence with one of those 9 distribution patterns of the top 5 bits, which according to the middle column of Table IV both can be coupled with a distribution pattern according to the group A as with a distribution pattern according to the group B (including B ') (for clarification: in Table IV these are therefore the respectively with 3,4,8, 10,11,12, 14,15 and 18 numbered distributions of top 5 bits). Then, from 9 distribution patterns (according to Table IV) of the top 5 bits, which can be coupled to any of the groups A (including A ') and B, 2 distribution patterns that can be coupled to the group B, and 2 distribution patterns are selection which can be coupled to the group A, combined together, after which 2 distribution patterns of the top 4 bits of the 8-bit input signal (which initiate the 10th and 11th 8-bit distribution patterns respectively) are brought into correspondence with two respective pairs of the 4 distribution patterns of 5 upper bits resulting from the combination just mentioned. Of the remaining 5 distribution patterns, which can be coupled to the group A, 2 distribution patterns are optionally combined with each other, after which one distribution pattern of the top 4 bits of the 8-bit input signal (which initiates the 12 8-bit distribution pattern) is correspondence is brought with the pair of 5 upper bits resulting from the latter combination. Next, 2 distribution patterns of the top 5 bits, which can be coupled to groups A (including A ') and C, are combined with 2 distribution patterns of the remaining 3 distribution patterns, which can be coupled to (only) group A , after which 2 further distribution patterns of the top 4 bits of the 8-bit input signal (which respectively initiate the 13 ^ and 14 ^ e 8-bit distribution pattern are brought into correspondence with 2 respective pairs of the 4 distribution patterns resulting from the last-mentioned combinations of 5 upper bits The one remaining distribution pattern, which can be coupled with (only) the group A, is then combined with a distribution pattern, which can be coupled with the groups B and D, after which a further distribution pattern of the top 4 bits of the 8-bit input signal (which initiates the 8-bit distribution pattern) in correspondence destroys the pair in this sentence. said combination resulting top 5 bit distribution patterns is brought. Finally, the last needed or 16 distribution pattern of the top 4 bits of the 8-bit input signal is brought into correspondence with those 16 distribution patterns of the top 5 bits, which according to the middle column of Table IV with (a distribution pattern according to) the group E Table III can be linked.

Samenvattend kan worden gesteld, dat zowel voor de bovenste 4 bits als voor de onderste 4 bits van het 8-bits verdelingspatroon van de ingangswoorden een afzonderlijke (4-bits)/(5-bits)-omzetting tot respectievelijk corresponderende 10-bits verdelingspatronen wordt toegepast. Op de beschreven wijze kan derhalve een (8-bits)/(10-bits) -omzetting worden opgedeeld in 2 (4-bits)/(5-bits)-omzettingen, met als gevolg, dat een aanzienlijke vereenvoudiging van de omzet-logica en van de voor uitvoering daarvan bestemde inrichting kan worden verkregen.In summary, it can be stated that for the top 4 bits as well as for the bottom 4 bits of the 8-bit distribution pattern of the input words, a separate (4-bit) / (5-bit) conversion becomes corresponding 10-bit distribution patterns, respectively. applied. Thus, in the described manner, an (8-bit) / (10-bit) conversion can be divided into 2 (4-bit) / (5-bit) conversions, with the result that a considerable simplification of the turnover- logic and the device intended for its implementation can be obtained.

Vervolgens zullen een omzetschakeling en een demodulatieschakeling volgens de uitvinding worden beschreven. Fig. 6 toont het schema van een uitvoeringsvorm van een infor-matie-omzetinrichting volgens de uitvinding.Next, a conversion circuit and a demodulation circuit according to the invention will be described. Fig. 6 shows the diagram of an embodiment of an information converter according to the invention.

In fig. 6 heeft het verwijzingsgetal 21 betrekking op een 8-bits groep ingangsaansluitingen, het verwijzings-getal 22 op een logische hoofdschakeling voor omzetting, en het verwijzingsgetal 23 op een logische hulpschakeling voor vermindering van de "belasting" van de logische hoofdschakeling 22; deze laatstgenoemde bevat een programmeerbare logische "array" (PLA) of een poortschakeling.In Fig. 6, the reference number 21 refers to an 8-bit group of input terminals, the reference number 22 to a main logic circuit for conversion, and the reference number 23 to an auxiliary logic circuit for reducing the "load" of the main logic circuit 22; the latter contains a programmable logic "array" (PLA) or a gate circuit.

De logische hulpschakeling 23 detecteert het in-gangsverdelingspatroon en levert detectiesignalen, zoals bijvoorbeeld een detectiesignaal a, dat bijvoorbeeld de waarde "1" aanneemt bij ontvangst van een ingangssignaal met een verdelingspatroon met een paar deelpatronen, waartoe niet de groep B behoort, doch in alle andere gevallen de waarde "0" vertoont; een detectiesignaal b, dat bijvoorbeeld de waarde "1" aanneemt bij ontvangst van een ingangssignaal met een ver-delingspatroon met een paar deelpatronen, waartoe de groep E behoort, doch in alle andere gevallen de waarde "0" vertoont; en een detectiesignaal c, dat bijvoorbeeld de waarde "1" aanneemt bij ontvangst van een ingangssignaal met een verdelingspatroon met als paar deelpatronen, de groepen A’ en B', doch in alle andere gevallen de waarde "0" vertoont.The auxiliary logic circuit 23 detects the input distribution pattern and supplies detection signals, such as, for example, a detection signal a, which, for example, assumes the value "1" upon receipt of an input signal with a distribution pattern having a few sub-patterns, which does not include group B, but in all otherwise shows the value "0"; a detection signal b, which, for example, assumes the value "1" upon receipt of an input signal with a division pattern having a few sub-patterns, to which the group E belongs, but in all other cases shows the value "0"; and a detection signal c, which, for example, assumes the value "1" upon receipt of an input signal having a distribution pattern having the pair of sub-patterns, the groups A "and B", but in all other cases the value "0".

Fig. 7 toont een practische uitvoeringsvorm van een logische hulpschakeling 23 voor het geval, waarin in het ene deelpatroon bijvoorbeeld 2 verdelingspatronen van de groep A zijn toegewezen aan de bovenste 4 bits en EH van ^et ingangssignaal en het paar met de groep E aan het bovenste (4 bit(s)) F„ van het ingangssignaal is toegewezen. In dat n geval is het voldoende, dat het detectiesignaal (c) bij opeenvolgende ontvangst van de informatiewaarden 000-111 van de onderste 3 bits van het ingangssignaal volgens tabel III de waarde "1" aanneemt bij detectie van de informatiewaarden 010,100 en 110, doch de waarde "0" in alle andere gevallen aanneemt. In dat geval krijgt de logische hulpschakeling 23 de gedaante volgens fig. 7.Fig. 7 shows a practical embodiment of an auxiliary logic circuit 23 for the case where, in one sub-pattern, for example, 2 distribution patterns of the group A are assigned to the top 4 bits and EH of the input signal and the pair with the group E to the top ( 4 bit (s)) F „of the input signal is assigned. In that n case it is sufficient that the detection signal (c) upon successive reception of the information values 000-111 of the bottom 3 bits of the input signal according to table III takes the value "1" upon detection of the information values 010, 100 and 110, but takes the value "0" in all other cases. In that case, the auxiliary logic circuit 23 takes the form shown in FIG. 7.

De genoemde detectiesignalen a-c worden toegevoerd aan de logische hoofdschakeling 22, zoals fig. 6 laat zien, en dienen voor zodanige besturing daarvan, dat een aanzienlijke vereenvoudiging in de omzetlogica optreedt.The said detection signals a-c are applied to the main logic circuit 22, as shown in Fig. 6, and serve to control them such that a considerable simplification in the conversion logic occurs.

Het verwijzingsgetal 24 heeft betrekking op een groep omkeerschakelingen, welke aan de uitgangsaansluitingen van de reeds genoemde "PLA" zijn opgenomen en dienen voor ontlasting van de logische hoofdschakeling 22. De in fig. 6 niet tussen haakjes getekende omkeerschakelingen zijn meer doeltreffend, terwijl de tussen haakjes getekende omkeerschakelingen, indien deze worden toegepast, een voordeel bieden.The reference numeral 24 refers to a group of reversing circuits, which are included at the output terminals of the aforementioned "PLA" and serve to relieve the main logic circuit 22. The reversing circuits not shown in brackets in FIG. 6 are more effective, while the between inverters shown in parentheses, if applied, provide an advantage.

Het verwijzingsgetal 25 in fig. 6 heeft betrekking op een uitgangsschuifregister. Het verwijzingsgetal 26 heeft betrekking op een schakeling, welke op basis van detec- tie van de reeds genoemde gelijkspanningscomponent een voor omkering van het beginbit van het uitgangssignaal dienend omkeerbesturingssignaal kan leveren. Het verwijzingsgetal 27 heeft betrekking op een exclusieve OF-poortschakeling, welke een dergelijke omkering van het beginbit onder besturing door het genoemde omkeerbesturingssignaal uitvoert, en het verwijzingsgetal 28 heeft betrekking op een detectie-schakeling voor detectie van de genoemde gelijkspannings-component.The reference numeral 25 in FIG. 6 refers to an output shift register. The reference numeral 26 relates to a circuit which, on the basis of detection of the aforementioned DC voltage component, can supply a reversal control signal serving to invert the starting bit of the output signal. Reference numeral 27 refers to an exclusive OR gate circuit which performs such reversal of the initial bit under control by said reversal control signal, and reference numeral 28 refers to a detection circuit for detecting said DC voltage component.

De schakeling 26, welke op grond van het detec-tieresultaat het genoemde omkeerbesturingssignaal kan leveren, heeft de volgende gedaante.The circuit 26, which can supply said reversing control signal on the basis of the detection result, has the following form.

Zoals fig. 8 laat zien, worden de aan de uitgangen voor de even genummerde bits verschijnende uitgangssignalen toegevoerd aan een exclusieve OF-schakeling 31 en aan exclusieve OF-bewerking onderworpen. Wanneer het aan een uitgang voor een even genummerd bit verschijnende signaal de waarde "1" heeft, vindt omkering plaats, zodat de gelijk-spanningscomponent voor het desbetreffende bit en voor het onmiddellijk voorafgaande bit gelijk nul wordt. Wanneer het aan een uitgang voor een even genummerd bit verschijnende signaal de waarde "0" heeft, bedraagt de gelijkspanningscom-ponent ±2. Wanneer het aan een uitgang verschijnende signaal met 2 bitwaarden "0" begint, gaat de gelijkspanningscomponent 0 of ±4 bedragen. Op soortgelijke wijze geldt, dat wanneer het aan een uitgang verschijnende signaal met 3 bitwaarden "0" begint, de geli jkspanningscomponent ±2 of ±6 gaat bedragen. Dit wil zeggen, dat wanneer het aantal waarden "0" een even aantal is, de gelijkspanningscomponent de waarde 0, ±4,±8,... krijgt, terwijl de gelijkspanningscomponent voor een oneven aantal waarden "0" ±2,±6,±10,±... gaat bedragen. Daar staat tegenover, dat de gelijkspanningscomponent voor het geheel van 10 bits beperkt is tot 0 of -2. Dit wil zeggen, dat door detectie of het aantal waarden "0" in een aan een voor een even bit bestemde uitgang verschijnend signaal een even of een oneven aantal is, de mogelijkheid ontstaat om te beoordelen of de gelijkspanningscomponent 0 of ±2 bedraagt.As shown in FIG. 8, the output signals appearing at the even numbered bit outputs are applied to an exclusive OR circuit 31 and subject to exclusive OR processing. When the signal appearing at an output for an even-numbered bit has the value "1", inversion takes place so that the DC voltage component for the respective bit and for the immediately preceding bit becomes equal to zero. When the signal appearing at an output for an even-numbered bit has the value "0", the DC voltage component is ± 2. When the signal appearing on an output starts with 2 bit values "0", the DC voltage component becomes 0 or ± 4. Similarly, when the signal appearing at an output starts with 3 bit values "0", the equal voltage component will be ± 2 or ± 6. That is, when the number of values "0" is an even number, the DC component gets the value 0, ± 4, ± 8, ..., while the DC component for an odd number of values, "0" ± 2, ± 6 , ± 10, ± ... is going to be. On the other hand, the DC component for the whole of 10 bits is limited to 0 or -2. That is, by detecting whether the number of values "0" in a signal appearing on an even bit output is an even or an odd number, the possibility arises of judging whether the DC voltage component is 0 or ± 2.

De exclusieve OF-poortschakeling 31 is derhalve in staat om vast te stellen, dat wanneer het uitgangssignaal de waarde "1" heeft, de gelijkspanningscomponent gelijk 0 is terwijl, wanneer het uitgangssignaal de waarde "0" heeft, de gelijkspanningscomponent -2 bedraagt.The exclusive OR gate circuit 31 is therefore able to determine that when the output signal has the value "1", the DC component is equal to 0 while, when the output signal has the value "0", the DC component is -2.

In fig. 8 vormen een exclusieve OF-poortschake-ling 32 en een flip-flop 33 van het D type een NRZI-coderings-schakeling.In Fig. 8, an exclusive OR gate circuit 32 and a D-type flip-flop 33 form an NRZI encoding circuit.

De gelijkspanningscomponentdetectieschakeling 28 in fig. 6 bevat een in twee richtingen werkzame teller 34. Deze wordt aangedreven door een kloksignaal van de halve frequentie, zodat hij slechts de even genummerde bitwaarden telt. De telrichting van de teller 34 wordt voor detectie van de gelijkspanningscomponent bestuurd door het uitgangssignaal van de exclusieve OF-poortschakeling 32. Aangezien het uitgangssignaal van de teller 34 steeds over een duur van 2 bits is vertraagd, dienen exclusieve OF-poortschakelingen 35 en 36 voor compensatie van de waarde voor de laatste 2 bits.The DC voltage component detecting circuit 28 in FIG. 6 includes a bi-directional counter 34. It is driven by a half-frequency clock so that it counts only the even-numbered bit values. The counting direction of the counter 34 is controlled by the output signal of the exclusive OR gate circuit 32 for detection of the DC component. Since the output signal of the counter 34 is always delayed by a duration of 2 bits, exclusive OR gate circuits 35 and 36 serve for compensation of the value for the last 2 bits.

Op de beschreven wijze wordt de positieve of negatieve polariteit van de gelijkspanningscomponent ontdekt. Het daaruit resulterende detectie-uitgangssignaal en het uitgangssignaal van de exclusieve OF-poortschakeling 31 worden toegevoerd aan een NIET-EN-poortschakeling 37, welke dan het omkeerbesturingssignaal voor het beginbit vormt.In the described manner, the positive or negative polarity of the DC voltage component is detected. The resulting detection output signal and the output signal of the exclusive OR gate circuit 31 are applied to a NAND gate 37, which then forms the reverse bit reverse signal.

Volgens een andere methode voor omkering van het beginbit wordt de gelijkspanningscomponent gedetecteerd door de teller of een andere dergelijke schakeling, waarvan het uitgangssignaal rechtstreeks het aan de uitgang van het schuif-register 25 verschijnende beginbit omkeert.According to another method of inversion of the start bit, the DC component is detected by the counter or other such circuit whose output signal directly inverts the start bit appearing at the output of the shift register 25.

Zoals reeds is opgemerkt, komt het gecodeerde signaal ter beschikking aan een uitgangsaansluiting 29.As already noted, the coded signal becomes available at an output terminal 29.

Fig. 9 toont een uitvoeringsvorm van een demodu-latieschakeling. In fig. 9 heeft het verwijzingsgetal 41 betrekking op een gelijkspanningscomponentdetectieschakeling, welke bestaat uit een teller of dergelijke. Een ingangssignaal wordt via deze detectieschakeling 41 toegevoerd aan een schuifregister 42 en een beginbit van het ingangssignaal wordt omzetting tot uitgangssignalen met 3 toestanden (tri-state) onderworpen voor toevoer aan de logische hoofdschakeling 50.Fig. 9 shows an embodiment of a demodulation circuit. In Fig. 9, reference numeral 41 refers to a DC component detection circuit, which consists of a counter or the like. An input signal is applied through this detection circuit 41 to a shift register 42, and an input input start bit is converted to 3-state (tri-state) outputs for supply to the logic main circuit 50.

Het schakelbesturingssignaal voor de omzetting en de demodulatie wordt via een ingangsaansluiting 51 aan de logische hoofdschakeling 50 toegevoerd.The switching control signal for the conversion and demodulation is supplied to the main logic circuit 50 via an input terminal 51.

Omtrent de logische opbouw van de logische hoofdschakelingen 22 en 44 wordt opgemerkt, dat deze bij de schakelingen veel gemeen hebben. Dit heeft tot gevolg, dat door keuze van de logica X (zie fig. 11) wanneer het aan de ingangsaansluiting 51 verschijnende schakelbesturingssignaal de waarde "0" heeft, de logica Y wanneer het schakelbesturingssignaal de waarde "1" heeft en door toepassing van de gemeenschappelijke logica Z onder alle omstandigheden een aanzienlijke vereenvoudiging van de omzetlogica wordt verkregen, zelfs in vergelijking met het geval, waarin de logische hoofdschakelingen 22 en 44 als afzonderlijke schakelingen zijn uitgevoerd.Regarding the logical structure of the main logic circuits 22 and 44, it is noted that they have much in common with the circuits. As a result, by selecting logic X (see FIG. 11) when the switching control signal appearing at input terminal 51 has the value "0", logic Y when the switching control signal has the value "1" and by using the common logic Z a considerable simplification of the turnover logic is obtained under all circumstances, even in comparison with the case where the main logic circuits 22 and 44 are designed as separate circuits.

Bij gelijktijdige uitvoering van omzetting en demodulatie is "time sharing" mogelijk.Time sharing is possible if conversion and demodulation are carried out simultaneously.

Zoals uit de voorgaande beschrijving naar voren komt, verschaft de uitvinding èen mogelijkheid tot aanzienlijke vereenvoudiging van de omzetlogica en de voor uitvoering daarvan bestemde inrichtingen. Daarbij wordt opgemerkt, dat de uitvinding zich niet beperkt tot de in het voorgaande beschreven en in de tekening weergegeven voorkeursuitvoering, doch dat verschillende wijzigingen in de beschreven details en in hun onderlinge samenhang kunnen worden aangebracht, zonder dat daarbij het kader van de uitvinding wordt overschreden.As is apparent from the foregoing description, the invention provides an opportunity for significant simplification of the conversion logic and the devices intended for its implementation. It should be noted that the invention is not limited to the preferred embodiment described above and shown in the drawing, but that various changes can be made in the details described and in their mutual connection, without thereby exceeding the scope of the invention. .

Claims

A method for converting digital information divided in a sequence of m-bit words into a digital signal consisting of a sequence of n-bit words, wherein n is greater than m and the n-bit words satisfy a predetermined condition , characterized by: further dividing the n-bit words into a number of sets; arrangement of a classification, the respective classes of which comprise such sets of the same distribution pattern; division of the m-bit words into a number of sets corresponding to the number of sets of the n-bit words; converting each set of the m-bit words into a set of the n-bit words, which exhibits an appropriate distribution pattern according to the classification; detecting whether coupling of consecutive sets of the n-bit words with such an appropriate distribution pattern satisfies the predetermined condition; providing a detection signal in the absence of such satisfaction; and by changing the distribution pattern of a set of the n-bit word to satisfy the predetermined condition based on that detection signal.

2. Device for converting digital information distributed in a sequence of m-bit words into a digital signal consisting of a sequence of n-bit words, wherein n is greater than m and the n-bit words satisfy a predetermined condition , characterized by: dividing means for dividing the n-bit words into a number of sets; dividing means for dividing the m-bit words into a number of sets corresponding to the number of sets of the n-bit words; converting means for converting each set of the m-bit words into a set of the n-bit words, which shows a suitable distribution pattern according to a class of a classification, the classes of which comprise such sets of always the same distribution pattern; detection means for detecting or coupling successive sets of the n-bit words with such a suitable distribution pattern satisfies the predetermined condition and for supplying a detection signal in the absence of such satisfaction; and by change means for changing the distribution pattern of a set of the n-bit word to satisfy the predetermined condition based on said detection signal.

3. A device for modulating and demodulating digital information divided in a sequence of m-bit words into a digital signal consisting of a sequence of conversion words, whereby a conversion word is added to each m-bit word of the digital information, and vice versa, characterized by: a logic circuit, the digital information of which and the digital signal resulting from the conversion are supplied, which logic circuit comprises a control terminal, first logic means which are selected when a first signal value appears on the control terminal, second logic means which are selected when a second signal value appears at the control terminal, and from third logic means which are applied both in modulation and demodulation.

4. Device according to claim 3, characterized in that the logic circuit contains a programmable logic "array" (PLA).