NL8900265A

NL8900265A - METHOD AND CIRCUIT FOR SELECTING A SPARE COLUMN.

Info

Publication number: NL8900265A
Application number: NL8900265A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1988-05-13
Filing date: 1989-02-03
Publication date: 1989-12-01
Also published as: GB2218547B; DE3903486C2; JPH0218796A; FR2631483B1; NL193547B; KR890017704A; GB8902434D0; HK1000188A1; FR2631483A1; US5045720A; DE3903486A1; GB2218547A; JP2583304B2; KR910003594B1; NL193547C

Description

4 NL 35.712-dV/mvl4 NL 35.712-dV / mvl

Werkwijze en schakeling voor het selecteren van een reserve-kolom.Method and circuit for selecting a spare column.

De uitvinding heeft betrekking op een werkwijze voor het selecteren van een reservekolom, alsmede op een schakeling voor het toepassen daarvan voor het lezen en opslaan van gegevens uit resp. in een geheugencel met MOS-5 transistors.The invention relates to a method for selecting a spare column, as well as to a circuit for applying it for reading and storing data from, respectively. in a memory cell with MOS-5 transistors.

Bij een met MOS-transistors uitgevoerde schakeling voor het lezen en opslaan van gegevens uit resp. in een geheugencel, zijn een normale bitlijn en een reservebitlijn aanwezig. Indien er iets mis is met de normale bitlijn, 10 worden de gegevens gelezen en geschreven uit resp. in een geheugencel, die is verbonden met de reservebitlijn.In a circuit equipped with MOS transistors for reading and storing data from resp. in a memory cell, a normal bit line and a spare bit line are present. If there is something wrong with the normal bit line, the data is read and written from resp. in a memory cell, which is connected to the spare bit line.

Bij de bekende wijze van selecteren van een reservekolom, die is verbonden met een reservebitlijn, geeft een kloksignaal, dat wordt geproduceerd door het vernietigen van 15 een smeltelement voor de reservekolom, een decodeerorgaan vrij na het uitschakelen van een normaal kolom-decodeer-orgaan. Deze bekende methode heeft de volgende nadelen.In the known manner of selecting a spare column connected to a spare bit line, a clock signal produced by destroying a spare column melting element releases a decoder after a normal column decoder is turned off. This known method has the following drawbacks.

Aangezien de reservekolom moet worden geselecteerd na het blokkeren van het normale kolomdecodeerorgaan, treedt 20 in de eerste plaats enige tijdvertraging op, waardoor de snelheid afneemt bij het gebruik van de reservekolom.Since the spare column must be selected after blocking the normal column decoder, some time delay occurs in the first place, thereby decreasing the speed when using the spare column.

Wanneer de reservekolom en de normale kolom gelijktijdig worden geselecteerd voor een leescyclus zonder deze tijdvertraging, treedt een gelijkstroompad op via een invoer/ 25 uitvoerlijn tussen een leesversterker van de reservebitlijn en die van de normale bitlijn gedurende de leescyclus; voor een schrijfcyclus wordt, aangezien gelijktijdig gegevens worden geschreven via de reservebitlijn en de normale bitlijn, het belastingseffekt van de bitlijn verdubbeld.When the spare column and the normal column are simultaneously selected for a read cycle without this time delay, a DC path occurs through an input / output line between a read amplifier of the spare bit line and that of the normal bit line during the read cycle; for a write cycle, since data is simultaneously written via the spare bit line and the normal bit line, the load effect of the bit line is doubled.

30 Wanneer de reservekolom wordt geselecteerd, wordt in de tweede plaats, aangezien het kloksignaal voor het selecteren van de reservekolom wordt geleverd aan het normale decodeerorgaan om het normale kolomdecodeerorgaan te blokkeren, de constructie van de logica gecompliceerd.Secondly, when the spare column is selected, since the clock signal for selecting the spare column is supplied to the normal decoder to block the normal column decoder, the construction of the logic is complicated.

35 De onderhavige uitvinding beoogt een werkwijze van 8S00265.The present invention contemplates a method of 8S00265.

-2 - de in de aanhef genoemde soort te verschaffen, waarbij geen snelheidsverlies optreedt, doordat bij de selectie van de reservekolom de functie van het blokkeren van een normale kolom wordt vervangen door de resulterende functie van de 5 structuur, waarbij invoer/uitvoerlijnen, die zijn verbonden met de normale kolom kunnen worden geïsoleerd van een extern lees/schrijfpad, en waarbij geen tijdvertraging optreedt bij het decoderen van de reservekolom.-2 - to provide the type mentioned in the preamble, with no loss of speed, because in the selection of the spare column the function of blocking a normal column is replaced by the resulting function of the structure, whereby input / output lines, which connected to the normal column can be isolated from an external read / write path, with no time delay in decoding the spare column.

Bij de leescyclus kan derhalve een gelijkstroom-10 bron tussen de leesversterker van de reservebitlijn en die van de normale bitlijn worden weggenomen en aangezien in dit geval de normale invoer/uitvoerlijn open is, wordt het effekt van de bitlijnbelasting verlaagd tot een zeer kleine waarde bij de selectie van de reservekolom. Bijgevolg kan 15 een snelle lees- en schrijfwerking worden bereikt.Thus, in the read cycle, a direct current source between the read amplifier of the spare bit line and that of the normal bit line can be removed, and since in this case the normal input / output line is open, the effect of the bit line load is reduced to a very small value at the selection of the spare column. Consequently, a fast read and write operation can be achieved.

Doordat het normale kolomdecodeerorgaan niet behoeft te worden geblokkeerd, wordt een vereenvoudiging van de decodeerlogica bereikt, omdat een kloksignaal voor het selecteren van de reservekolom geen samenhang heeft met het 20 decoderen van het normale kolomdecodeerorgaan.Because the normal column decoder does not need to be blocked, a decoding logic simplification is achieved because a clock signal for selecting the spare column has no connection with decoding the normal column decoder.

Een ander doel van de onderhavige uitvinding is het verschaffen van een reservekolom-selectieschakeling, welke een reservebitlijn kan scheiden van een normale bitlijn bij de selectie van een kolomdecodeerorgaan. Een 25 lijnschakeleenheid is intern verbonden met de I/O-eenheid, die is verbonden met de reservebitlijn en met de 1/0-eenheid, die is verbonden met de normale bitlijn en met de normale optrekschakeling, die is gevormd in de I/O-eenheid, die is verbonden met de normale bitlijn, en deze twee 30 schakelingen zijn zodanig ontworpen, dat zij worden bestuurd door de uitgang van het reservekolom-decodeerorgaan.Another object of the present invention is to provide a spare column selection circuit which can separate a spare bit line from a normal bit line when selecting a column decoder. A line switching unit is internally connected to the I / O unit, which is connected to the spare bit line, and to the 1/0 unit, which is connected to the normal bit line and to the normal pull-up circuit, which is formed in the I / O unit, which is connected to the normal bit line, and these two circuits are designed to be controlled by the output of the spare column decoder.

In geval van selecteren van een reservekolom, wordt derhalve de I/O-eenheid, die is verbonden met de reservebitlijn, gescheiden van de met de normale bitlijn 35 verbonden I/O-eenheid, waarbij deze eenheid zo is uitgevoerd, dat deze gereed is voor een volgende werkcyclus met onafhankelijk optrekken.Therefore, in case of selecting a spare column, the I / O unit connected to the spare bit line is separated from the I / O unit connected to the normal bit line 35, this unit being configured to be ready for a next work cycle with independent acceleration.

De uitvinding wordt hierna nader toegelicht aan de hand van de tekening, waarin een uitvoeringsvoorbeeld is 89 002SS.1 -3 - Η weergegeven.The invention is explained in more detail below with reference to the drawing, in which an exemplary embodiment is 89 002SS.1 -3 - Η.

Fig. 1 is een schema van een reservekolom-selectieschakeling volgens de uitvinding.Fig. 1 is a schematic of a backup column selection circuit according to the invention.

Fig. 2 geeft verschillende signalen weer voor het 5 selecteren van een reservekolom in fig. 1.Fig. 2 shows various signals for selecting a spare column in FIG. 1.

In fig, 1 is een reservekolom-selectieschakeling weergegeven, waarbij een externe baan PATH is aangebracht voor het overdragen van informatie gedurende lees- en schrijfcycli in samenwerking met een optrekschakeling 17, 10 welke een constante voedingsspanning V levert.In Fig. 1, a spare column selection circuit is shown in which an external path PATH is provided for transferring information during read and write cycles in conjunction with a pull-up circuit 17, 10 which supplies a constant supply voltage V.

CCCC

Een paar reserve-invoer/uitvoer-lijneenheden 4 en 4', die elk zijn verbonden met de externe baan, zijn symmetrisch gekoppeld met reservebitlijnpaar 3 resp. 3' via MOS-transistorparen MS1-MS4 en MS1'-MS4'. Elke aansluiting 15 van de bitlijn van het reservebitlijnpaar is verbonden met een bijbehorende leesversterker met geheugencel (niet weergegeven).A pair of spare input / output line units 4 and 4 ', each connected to the external path, are symmetrically coupled to spare bit line pair 3, respectively. 3 'via MOS transistor pairs MS1-MS4 and MS1'-MS4'. Each terminal 15 of the bit line of the spare bit line pair is connected to an associated sense amplifier with memory cell (not shown).

Op overeenkomstige wijze is een normaal invoer/ uitvoer-lijneenhedenpaar 5 en 5' symmetrisch gekoppeld met 20 een normaal bitlijnenpaar 6 resp. 6' via MOS-transistorparen MN1-MN4 en MN1’-MN4'. Elke aansluiting van de bitlijn van het normale bitlijnenpaar is verbonden met een bijbehorende leesversterker met geheugencel (niet weergegeven). Het re-serve-invoer/uitvoerlijneenhedenpaar 4 en 4’ en het normale 25 invoer/uitvoerlijneenhedenpaar 5 en 5' zijn verbonden met een bijbehorend lijnschakelpaar 10 en 10' en een normaal lijnoptrekpaar 20 en 20', waarbij alle eenheden MOS-transis-tors omvatten. Een reservekolom-decodeerorgaan 1 is verbonden met het lijnschakelpaar en het normale lijnoptrekpaar.Similarly, a normal input / output line unit pair 5 and 5 'is symmetrically coupled to a normal bit line pair 6 and 5, respectively. 6 'via MOS transistor pairs MN1-MN4 and MN1'-MN4'. Each bit line connection of the normal bit line pair is connected to an associated sense amplifier with memory cell (not shown). The re-serve input / output line units pair 4 and 4 'and the normal input / output line units pair 5 and 5' are connected to an associated line switch pair 10 and 10 'and a normal line pull-up pair 20 and 20', with all units MOS transistors include. A spare column decoder 1 is connected to the line switch pair and the normal line pull-up pair.

30 Het lijnschakelpaar 10 en 10' en het normale lijnoptrekpaar 20 en 20' worden complementair bestuurd door een klok-signaal 0 van het reservekolom-decodeerorgaan 1.The line switch pair 10 and 10 'and the normal line pull-up pair 20 and 20' are complementarily controlled by a clock signal 0 from the spare column decoder 1.

DD

Een invertor I , die is verbonden met het reservekolom-decodeerorgaan 1 levert een kloksignaal 0 dat wordtAn inverter I, which is connected to the spare column decoder 1, produces a clock signal 0 which becomes

SCDSCD

35 geleverd ten tijde van de selectie van het reservebitlijnen-paar teneinde het reservelijnenpaar 3 en 3' te verbinden met de baan PATH als gevolg van het toevoeren van het kloksignaal 0 aan het MOS-transistorpaar MS1-MS4 en35 supplied at the time of the selection of the spare bit lines pair to connect the spare line pair 3 and 3 'to the path PATH as a result of supplying the clock signal 0 to the MOS transistor pair MS1-MS4 and

SCDSCD

MSI1-MS41. Een kloksignaal 0 dat wordt geleverd door eenMSI1-MS41. A clock signal 0 provided by a

NCDNCD

Θ900265' -4 - normaal kolomdecodeerorgaan 11, wordt geleverd aan de poorten van de MOS-transistorparen MN1-MN4 en MN1'-MN4’, zodanig dat het normale bitlijnenpaar 6 en 6' en de baan PATH met elkaar worden verbonden.2900265 '-4 - normal column decoder 11, is supplied to the gates of the MOS transistor pairs MN1-MN4 and MN1'-MN4' such that the normal bit line pair 6 and 6 'and the path PATH are connected together.

5 Een kolomadressignaal COLADD, een reservekolom- selectiesignaal 0 en een kloksignaal 0 dat aangeeft of5 A column address signal COLADD, a spare column selection signal 0 and a clock signal 0 indicating whether

SC YSC Y

een bitleesbewerking is afgelopen, worden geleverd aan het reservekolom-decodeerorgaan 1. Een logisch niveau van het reservekolomselectiesignaal 0 , onafhankelijk van het hooga bit read operation has ended, are supplied to the spare column decoder 1. A logic level of the spare column selection signal 0, regardless of the high

SCSC

10 of laag zijn daarvan, wordt bepaald door de aansluiting of onderbreking van een smeltelement.10 or low thereof is determined by the connection or interruption of a melting element.

Hiermee is de opbouw van de schakeling beschreven, en volgt nu een beschrijving van de werking van de schakeling.This describes the structure of the circuit, and now follows a description of the operation of the circuit.

15 Tijdens de werking van de normale kolom wekt een uitvoer van het reservekolom-decodeerorgaan 1, dat een hoog niveau heeft, het kloksignaal 0 op, dat een normaleDuring the operation of the normal column, an output of the spare column decoder 1, which has a high level, generates the clock signal 0, which is a normal

DD

invoer/uitvoereenheid opent, waarbij het kloksignaal 0input / output unit opens, with the clock signal 0

SCDSCD

via de invertor I een laag niveau heeft. Het kloksignaal 20 0 met laag niveau wordt geleverd aan de poort van dehas a low level via inverter I. The low level clock signal 20 is supplied to the gate of the

SCDSCD

MOS-transistors MS1-MS4, MSI'-MS4', teneinde deze in de uitgeschakelde toestand te houden. Het reservebitlijnpaar 3 en 3’ worden derhalve gescheiden van het reserve-invoer/ uitvoerlijnpaar 4 en 4' in hun open toestand.MOS transistors MS1-MS4, MSI'-MS4 ', to keep them in the turned-off state. The spare bit line pair 3 and 3 'are therefore separated from the spare input / output line pair 4 and 4' in their open state.

25 Het normale invoer/uitvoerlijnenpaar 5 en 5' en het reserve-invoer/uitvoerlijnenpaar 4 en 4' zijn met elkaar verbonden door het lijnschakelpaar 10 en 10'. Het normale bitlijnpaar 6 en 6’ is verbonden met de externe baan PATH voor het normale kolomdecodeerkloksignaal 0 met hoogThe normal input / output line pair 5 and 5 'and the spare input / output line pair 4 and 4' are connected together by the line switch pair 10 and 10 '. The normal bit line pair 6 and 6 'is connected to the external path PATH for the normal column decoding clock signal 0 with high

NCDNCD

30 niveau, dat wordt opgewekt door het normale kolomdecodeerorgaan 11, zodat de informatie van een geheugencel kan worden overgedragen. Op dat moment levert de optrekschake- ling 17 de voedingsspanning V aan de lijnen van de baan cc voor een stabiele werking.30 level generated by the normal column decoder 11 so that the information can be transferred from a memory cell. At that time, the pull-up circuit 17 supplies the supply voltage V to the lines of the path cc for stable operation.

35 Voor het selecteren van de reservekolom wordt het kloksignaal 0 laag en het kloksignaal 0 hoog, aangezien35 To select the spare column, the clock signal 0 becomes low and the clock signal 0 becomes high, as

D SCDD SCD

het kloksignaal 0 wordt opgewekt in overeenstemming metthe clock signal 0 is generated in accordance with

SCSC

het uitschakelen van het smeltelement voor de reservekolom.switching off the spare column melting element.

Aangezien de PMOS-transistors van de normale lijn- 89 00265 .^ -5 - optrekcircuits 20 en 20’ worden aangeschakeld door het leveren van het kloksignaal 0 met laag niveau, schakelt opSince the PMOS transistors of the normal line 89 00265. ^ -5 - pull-up circuits 20 and 20 "are turned on by supplying the clock signal 0 with low level, the

, D, D

dit moment het kloksignaal 0 met een hoog niveau via decurrently the clock signal 0 with a high level via the

SCDSCD

invertor I het MOS-transistorpaar MS1-MS4 en MS1'-MS4' aan, 1 5 na het starten van het optrekken van het normale invoer/ uitvoerlijnenpaar 5 en 5', zodat het reservebitlijnenpaar 3 en 3' wordt gekoppeld met de externe baan PATH.inverter I to the MOS transistor pair MS1-MS4 and MS1'-MS4 ', 1 5 after starting the pull-up of the normal input / output line pair 5 and 5', so that the spare bit line pair 3 and 3 'is coupled to the external path PATH .

Het kloksignaal 0 , dat het selecteren van deThe clock signal 0, which selects the

SCSC

reservekolom aangeeft, bestuurt niet het kolomdecodeer-10 orgaan 11 en het kloksignaal 0 , dat wordt opgewekt doorspare column, does not control the column decoder 10 and the clock signal 0 generated by

NCDNCD

het normale kolomdecodeerorgaan 11, wordt bestuurd door het signaal van een kolomadressignaal. Bij een hoog niveau van 0 worden het reserve-invoer/uitvoerlijnenpaar 4 en 4' enthe normal column decoder 11, is controlled by the signal of a column address signal. At a high level of 0, the spare input / output line pair become 4 and 4 'and

SCSC

het normale invoer/uitvoerlijnenpaar 5 en 5' van elkaar 15 gescheiden en bijgevolg de externe baan niet daarmee verbonden, zodat de invoer/uitvoerlijnen ten opzichte van de normale bitlijnen op de volgende cyclus wachten bij opgetrokken toestand door de normale lijnoptrekcircuits 20 en 20’. Aangezien het kloksignaal 0 altijd wordt opgewektthe normal input / output line pair 5 and 5 'are separated from each other and therefore the external path is not connected thereto, so that the input / output lines are waiting for the next cycle with the normal line pull-up circuits 20 and 20 "relative to the normal bit lines. Since the clock signal 0 is always generated

SCDSCD

20 na het scheiden van het reserve-invoer/uitvoerlijnenpaar 4 en 4' van het normale invoer/uitvoerlijnenpaar 5 en 5', kan de tijd, die nodig is om het reservebitlijnenpaar 3 en 3’ te verbinden met het normale bitlijnenpaar 5 en 6' logisch worden uitgesloten en kan de tijd, die nodig is om de 25 reservekolommen te selecteren door het reservekolom- decodeerorgaan 1, worden bepaald zonder relatie tot de tijd, die nodig is voor het selecteren van de normale kolom.20 after separating the spare input / output line pair 4 and 4 'from the normal input / output line pair 5 and 5', the time required to connect the spare bit line pair 3 and 3 'to the normal bit line pair 5 and 6' logically excluded and the time required to select the backup columns by the backup column decoder 1 can be determined without relation to the time required to select the normal column.

Fig. 2 toont grafisch verschillend kloksignalen voor het selecteren van de reservekolom in fig. 1. Een 30 kloksignaal RAS is een "rij-adresstrobe"-signaal en CAS is een "kolomadresstrobe"-signaal en bij elk laag niveau van elk signaal worden bepaalde adressignalen voor rij of kolom geleverd aan adreslijnen. Na het verstrijken van een bepaalde tijd, die anders is bij een andere logica voor het 35 RAS-signaal bij een laag niveau, wordt een leesbewerking tussen bitlijnen voltooid, zodat het kloksignaal 0 wordtFig. 2 graphically shows different clock signals for selecting the spare column in FIG. 1. A clock signal RAS is a "row address strobe" signal and CAS is a "column address strobe" signal, and at each low level of each signal, certain address signals for row or column delivered to address lines. After a certain time has elapsed, which is different with another logic for the low level RAS signal, a read operation between bit lines is completed, so that the clock signal becomes 0

YY.

opgewekt, dat de verbinding met de invoer/uitvoerlijnen aangeeft. In overeenstemming met het signaal 0 , wordt hetgenerated, which indicates the connection to the input / output lines. In accordance with the signal 0, it becomes

YY.

signaal 0 van het uitgangssignaal van het normale kolom-signal 0 of the output signal of the normal column

MCDMCD

8900265.' -6 - * decodeerorgaan 2 opgewekt, om de baan PATH te verbinden met de normale bitlijneenheden bij de selectie van een normale bitlijn en bij de selectie van de reservekolom wordt het kloksignaal 0 opgewekt uit het kolomadressignaal om de8900265. " -6 - * decoder 2 is generated to connect the path PATH to the normal bit line units in the selection of a normal bit line and in the selection of the spare column, the clock signal 0 is generated from the column address signal to

SCSC

5 selectie van de reservekolom aan te geven. De selectie van de normale of reservekolom wordt bepaald overeenkomstig de aan- of uitstatus van het smeltelement. Bij de selectie van de reservekolom wordt het kloksignaal 0 opgewekt door het5 to indicate selection of the spare column. The selection of the normal or spare column is determined according to the on or off status of the melting element. When the spare column is selected, the clock signal 0 is generated by the

NCDNCD

kolomsignaal van het kolomadres en de tijd, die nodig is 10 voor het selecteren van de reservekolom en de tijd, die nodig is voor het selecteren van de normale kolom kunnen zonder onderlinge samenhang worden gedefinieerd, zodat derhalve met de tijdvertraging, die optreedt bij de selectie van de reservekolom, door de gebruiker geen rekening behoeft 15 te worden gehouden.column signal of the column address and the time required to select the spare column and the time required to select the normal column can be defined without interrelation, so therefore with the time delay that occurs in the selection of the spare column, the user need not take into account.

Bij de selectie van de reservekolom moet echter eerst het kloksignaal 0 worden opgewekt, dat de normaleWhen selecting the spare column, however, the clock signal 0, which is the normal one, must first be generated

DD

invoer/uitvoerlijnen aanschakelt en in de uitgeschakelde toestand voor de normale bitlijn, wordt het kloksignaal 0turns input / output lines on and in the off state for the normal bit line, the clock signal becomes 0

SCDSCD

20 van het reservekolom-decodeerorgaan opgewekt om de reserve-bitlijn te verbinden met de baan PATH.20 of the spare column decoder generated to connect the spare bit line to the path PATH.

Zoals hierboven is beschreven zijn bij de schakeling volgens de uitvinding de reserve-invoer/uitvoer-eenheden, die zijn verbonden met de reservebitlijnparen 25 zodanig aangebracht, dat zij zijn geïsoleerd van de normale invoer/uitvoerlijneenheden of -lijnen, die zijn verbonden met de normale bitlijnen, waarbij elke bitlijn zodanig is ontworpen, dat deze kan worden geselecteerd door middel van de overeenkomstige lijnschakeleenheid, welke wordt bestuurd 30 door het reservekolom-decodeerorgaan.As described above, in the circuit of the invention, the spare input / output units connected to the spare bit line pairs 25 are arranged to be isolated from the normal input / output line units or lines connected to the normal bit lines, each bit line being designed such that it can be selected by means of the corresponding line switching unit, which is controlled by the spare column decoder.

De tijd die nodig is voor het selecteren van de reservekolom kan onafhankelijk van de selectie van de normale kolom worden bepaald, waardoor de tijdvertraging, die optreedt bij de selectie van de reservekolom door de 35 gebruiker kan worden verwaarloosd.The time required to select the spare column can be determined independently of the selection of the normal column, so that the time delay that occurs when selecting the spare column can be neglected by the user.

Voorts kan bij de selectie van de reservekolom het decodeercircuit voor het normale kolomdecodeerorgaan worden vereenvoudigd doordat het niet nodig is het normale kolomdecodeerorgaan te blokkeren.Furthermore, when selecting the spare column, the decoding circuit for the normal column decoder can be simplified by eliminating the need to block the normal column decoder.

8900265 .'8900265. "

;X;X

-7 --7 -

De uitvinding is niet beperkt tot het in het voorgaande beschreven uitvoeringsvoorbeeld, dat binnen het kader der uitvinding op verschillende manieren kan worden gevarieerd.The invention is not limited to the exemplary embodiment described above, which can be varied in a number of ways within the scope of the invention.

8900265.8900265.

Claims

A method for selecting a spare column, characterized in that a spare input / output line pair connected to a spare bit line pair and a normal input / output line pair connected to a normal bit line pair separated when a spare column is selected and connected when the normal column is selected.

2. Method according to claim 1, characterized in that the normal input / output line pair connected to the normal bit line pair receives a pull-up supply voltage, in order to prepare a next read / write cycle when the spare bit line pair and the normal bit line pair become divorced.

3 ^ Spare column selection circuit, characterized by a line switch pair disposed between a spare input / output line pair connected to a spare bit line pair and a normal input / output line pair connected to a normal bit line pair, the line switch pair being controllable by an output 20 of a spare column decoder, and a normal line pull-up pair connected to the corresponding normal input / output line to be passed through the output of the spare column decoder.

Reserve column selection circuit according to claim 3, characterized by an inverter which provides a clock signal with an inverted signal phase for connecting the spare input / output line pair to the spare bit line pair. 8900265 /