NL8006949A - LAYER FIELD TRANSFER AND METHOD FOR MANUFACTURING IT. - Google Patents
LAYER FIELD TRANSFER AND METHOD FOR MANUFACTURING IT. Download PDFInfo
- Publication number
- NL8006949A NL8006949A NL8006949A NL8006949A NL8006949A NL 8006949 A NL8006949 A NL 8006949A NL 8006949 A NL8006949 A NL 8006949A NL 8006949 A NL8006949 A NL 8006949A NL 8006949 A NL8006949 A NL 8006949A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- region
- field effect
- effect transistor
- conductivity type
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 title description 2
- 239000010410 layer Substances 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 23
- 230000005669 field effect Effects 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000019491 signal transduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Description
I* /4 PHF 79-605 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.I * / 4 PHF 79-605 1 N.V. Philips' Incandescent light factories in Eindhoven.
"Lagenveldeffekttransistor en werkwijze voor het vervaardigen ervan"."Layer field effect transistor and method for its manufacture".
De onderhavige uitvinding heeft betrekking op een lagenveldeffekttransistor bevattende een halfgeleiderlichaam dat aan een oppervlak voorzien is van een oppervlaktelaag van een eerste geleidingstype, in welke oppervlaktelaag zich een eerste en een tweede oppervlaktegebied, 5 respectievelijk aanvoer- en af voergebied bevinden van een tweede, aan het eerste tegengesteld geleidingstype, welke gebieden onderling verbonden zijn door een zwakgedoteerde halfgeleiderlaag van het tweede geleidingstype, die een kanaalgebied vormt, terwijl het halfgeleiderlichaam tussen het aan- en af voergebied in de oppervlaktelaag tenminste een der-10 de oppervlaktegebied van het eerste geleidingstype bevat dat althans ter plaatse van de halfgeleiderlaag van het tweede geleidingstype hiermee een pn-overgang vormt en een eerste poortgebied van de veldeffekttransis-tor vormt dat elektrisch geleidend verbonden is met een deel van de oppervlaktelaag dat een tweede poortgebied van de veldeffekttransistor 15 vormt.The present invention relates to a layer field effect transistor comprising a semiconductor body which is provided on a surface with a surface layer of a first conductivity type, in which surface layer a first and a second surface area, a supply and a discharge area of a second, respectively, are provided. first opposite conductivity type, which regions are interconnected by a weakly doped semiconductor layer of the second conductivity type, which forms a channel region, while the semiconductor body between the supply and discharge regions in the surface layer contains at least one of the surface regions of the first conductivity type, which at least at the semiconductor layer of the second conductivity type therewith forms a pn junction and forms a first gate region of the field effect transistor which is electrically conductively connected to a part of the surface layer which forms a second gate region of the field effect transistor.
De uitdrukking "zwak gedoteerd" geldt in het geval van een concentratie 17 3 lager dan 5x10 atomen per cm . Voor de aan- en af voergebieden worden doorgaans hogere doteringen gebruikt.The expression "weakly doped" applies in the case of a concentration of less than 5x10 atoms per cm. Higher dopings are generally used for supply and discharge areas.
De uitvinding heeft in het bijzonder, maar niet uitsluitend, 20 betrekking op zeer gevoelige veld-effekttransistoren met lage drempel-spanningen die bij lage voedingsspaningen werken en bijvoorbeeld gebruikt worden als ingangselementen van versterkers met een laag ruisniveau, bijvoorbeeld ingangsversterkers van radio-ontvangers.The invention particularly, but not exclusively, relates to highly sensitive low threshold voltage field effect transistors operating at low supply voltages and used, for example, as input elements of low noise amplifiers, for example, input amplifiers of radio receivers.
De ervaring leert dat dergelijke zeer gevoelige transistors 25 tenminste voor zover het kanaal- en poortgebieden betreft, slechts met behulp van ionenimplantatie kunnen worden vervaardigd.Experience shows that such highly sensitive transistors 25 can, at least as far as channel and gate regions are concerned, be manufactured by means of ion implantation.
Voor het verkrijgen van een goede gevoeligheid is het namelijk nodig dat de genoemde poort- en kanaalgebieden een zeer geringe dikte bezitten; het is praktisch onmogelijk cm dit anders dan door ioneninplan-30 tatie reproduceerbaar uit te voeren.Namely, in order to obtain good sensitivity, it is necessary that the said gate and channel regions have a very small thickness; it is practically impossible to perform this reproducibly other than by ion implantation.
Een lagenveldeffekttransistor van de in de aanhef genoemde soort is bekend uit dï^J^ferooiaanvrage No. 6.814.763 (PHN 3602).A layer field effect transistor of the type mentioned in the opening paragraph is known from patent application no. 6,814,763 (PHN 3602).
Het derde oppervlaktegebied, of eerste poortgebied, is hierbij verbonden 8008943 PHF 79-605 2 niet een deel van de oppervlaktelaag dat een tweede poortgebied van de veldeffékttransistor vormt. Voor het realiseren van deze verbinding tussen de beide poortgebieden strekt het eerste gebied zich uit tot buiten het gebied van de halfgeleiderlaag van het tweede geleidingstype, waar 5 het door een sterk gedoteerde verbindingszone, verbonden is met het tweede poortgebied.The third surface region, or first gate region, is hereby connected 8008943 PHF 79-605 2 not a portion of the surface layer that forms a second gate region of the field effect transistor. To realize this connection between the two gate regions, the first region extends beyond the region of the semiconductor layer of the second conductivity type, where it is connected to the second gate region by a highly doped connection zone.
Bij een dergelijke transistor doet zich in het algemeen het probleem voor van de ingangsweerstand van het eerste poortgebied. Dit gebied is zeer dun (dikte in de orde van 0/2 micrometer). De ohmse weerstand 10 tussen een punt van het eerste poortgebied en de verbindingszone is daardoor hoog en neemt toe met de afstand t.o.v. de genoemde verbindingszone. De elektrische spanning tussen het eerste poortgebied en het kanaalgebied is dan ook bij een bepaalde poortspanning niet uniform op elk punt van het poortgebied. Daarnaast veroorzaakt een hoge ingangsweerstand een hoge 15 op- en ontlaadtijdkonstante in de poort die het gebruik van de transistor bij hoge frequenties beperkt, terwijl de aard van de geleiding, door meer-derheidsladingsdragers, hoge werkfrequenties mogelijk zou moeten maken.Such a transistor generally has the problem of the input resistance of the first gate region. This area is very thin (thickness on the order of 0/2 micrometer). The ohmic resistance 10 between a point of the first gate region and the connection zone is therefore high and increases with the distance from said connection zone. Therefore, the electrical voltage between the first gate region and the channel region is not uniform at every point of the gate region at a given gate voltage. In addition, a high input resistance causes a high charge and discharge time constant in the gate that limits the use of the transistor at high frequencies, while the nature of the conductivity, by majority charge carriers, should allow high operating frequencies.
In de genoemdl^-^i^^^ooiaanvrage No. 6.814.763 is dit bezwaar ondervangen door een aantal regelmatig verdeelde "diepe kontakt-20 zones" aan te brengen tussen de halfgeleiderlaag die het eerste poortgebied vormt en het onderliggend deel van de oppervlaktelaag dat het tweede poortgebied vormt en dat voorzien is van een metalen poortkontakt.In the aforementioned ^ - ^ i ^^^ application No. 6,814,763 addresses this drawback by providing a number of regularly spaced "deep contact 20 zones" between the semiconductor layer forming the first gate region and the underlying portion of the surface layer constituting the second gate region including a metal gate contact .
Een dergelijke inrichting heeft echter een kleinere werkzame doorsnede van het kanaalgebied, zonder dat het eerste poortgebied over zijn 25 gehele oppervlak een gelijke invloed heeft op alle punten van het kanaal-gebied.However, such a device has a smaller effective cross-section of the channel region, without the first gate region having an equal influence over all points of the channel region over its entire surface.
De uitvinding levert een verbeterde struktuur van een lagen-veldef f ekttrans is tor van de bovengenoemde soort waarin de vermelde bezwaren in grote mate zijn opgeheven.The present invention provides an improved structure of a layer field deflector of the above-mentioned type in which the stated drawbacks are largely eliminated.
30 De uitvinding berust op de gedachte dat door het aanbrengen van een tweede besturingsmogelijkheid van het eerste poortgebied en daardoor van de overgang tussen dit gebied en het kanaalgebied via een kontakt-laag, aangebracht boven de half geleiderlaag die het eerste poortgebied vormt, men een betere verdeling zal verkrijgen van de elektrische kontro-35 le op het kanaalgebied en dat men in het bijzonder de frequentieresponsie van de transistor kan verbeteren.The invention is based on the idea that by providing a second control possibility of the first gate region and therefore of the transition between this region and the channel region via a contact layer, applied above the semiconductor layer forming the first gate region, a better distribution of the electrical control on the channel region will be obtained and in particular one can improve the frequency response of the transistor.
Een lagenveldeffekttransistor volgens de uitvinding heeft hiertoe het kenmerk dat het derde oppervlaktegebied zich tenminste uit- 8 0 068 4 2 PHF 79.605 3 i strekt tot aan het aanvoer- en af voergebied en de halfgeleiderlaag van het tweede geleidingstype geheel bedekt, terwijl een geleidend vlak, aanwezig is dat zich tenminste uitstrekt boven de halfgeleiderlaag van het tweede geleidingstype en de oppervlaktelaag kontakteert.To this end, a layer field effect transistor according to the invention is characterized in that the third surface area extends at least up to the supply and discharge area and completely covers the semiconductor layer of the second conductivity type, while a conductive surface, is present which extends at least above the semiconductor layer of the second conductivity type and contacts the surface layer.
5 In een inrichting volgens de uitvinding wordt hierdoor een zo groot mogelijke kapaciteit gevormd tussen het geleidende vlak en het bovenste poortgebied welke door een fijne isolerende laag worden gescheiden. De reaktantie van deze kapaciteit neemt af naarmate de frequentie van het signaal, dat aan de poortgebieden wordt toegevoerd. Vanaf een 10 bepaalde frequentie wordt in toenemende mate praktisch alleen de spanning werkzaam, die via de extra besturingsmogelijkheid, gevormd door het geleidende vlak en de hiermee verbonden kapaciteit wordt toegevoerd aan de overgang tussen het eerste poortgebied en het kanaalgebied.In a device according to the invention, the greatest possible capacity is hereby formed between the conductive surface and the upper gate region, which are separated by a fine insulating layer. The reactance of this capacitance decreases as the frequency of the signal applied to the gate regions. From a certain frequency, practically only the voltage becomes active, which is supplied via the additional control possibility, formed by the conductive plane and the associated capacitance, to the transition between the first gate region and the channel region.
De op deze overgang via de ohmse toegangsweg, d.w.z. uitslui-15 tend via het eerste poortgebied zelf overgedragen spanning neigt naar nul, waarbij het eerst die gedeelten van het poortgebied onwerkzaam worden, die het verst verwijderd zijn van de kontaktzone van het poortgebied.The voltage applied to this junction via the ohmic access path, i.e., only via the first gate region itself, tends to zero, first rendering inactive those portions of the gate region furthest from the contact zone of the gate region.
Het geleidende vlak, dat zich boven het totale oppervlak van 20 het eerste poortgebied uitstrékt, brengt een aangebrachte poortspanning uniform over op het geheel van het genoemde gebied en van de poort-kanaal-overgang en kompenseert daardoor het verlies aan gevoeligheid ten gevol- 4 ge van de weerstand van dit gebied. Door de uitgestrektheid van het vlak en de daarmee samenhangende kapaciteit is het mogelijk on de waarde van 25 de afsnijfrequentie van de transistor te verhogen t.o.v. deze waarde bij afwezigheid van een dergelijk vlak.The conductive plane, which extends above the total area of the first gate region, uniformly transfers an applied gate voltage to the entirety of said region and of the gate-channel junction and thereby compensates for the loss of sensitivity resulting of the resistance of this area. Due to the extent of the plane and the associated capacitance, it is possible to increase the value of the cut-off frequency of the transistor from this value in the absence of such a plane.
Er dient evenwel te worden opgemerkt, dat de kapaciteit tussen het geleidend vlak en het eerste poortgebied in serie is geschakeld met de kapaciteit van de overgang tussen het eerste poortgebied en het ka- 30 naalgebied, zodat de verhouding tussen de spanning, die aanwezig is over deze overgang en de ingangsspaning, die aan het eerste poortgebied wordt aangelegd, hierdoor wordt afgezwakt.It should be noted, however, that the capacitance between the conductive plane and the first gate region is connected in series with the capacitance of the transition between the first gate region and the channel region, so that the ratio of the voltage present over this transition and the input voltage applied to the first gate region are weakened thereby.
Om aan dit bezwaar tegemoet te komen, brengt men bij voorkeur het genoemde geleidende vlak althans plaatselijk in rechtstreeks kontakt, 35 met het derde gebied (eerste poortgebied).To meet this drawback, the said conductive surface is preferably brought into direct contact, at least locally, with the third region (first gate region).
Om aan dit kontakt een voldoende ohmse· kwaliteit te geven wordt het derde gebied, tenminste aan het oppervlak, hoog gedoteerd. Het blijkt Ί δ 3 dat een doteringsniveau van 5x10 atomen per arr in silicium van het 8 0 0 6 9 4 9 PHF 79.605 4 n-type, waarbij het kontakt verkregen wordt door neerslaan vaneen legering van 99% aluminium en 1% silicium, bij een uitgloeitemperatuur van circa 420°C of hoger, uitstekend voldoet. Een dergelijk doteringsniveau wordt gemakkelijk bereikt door implantatie van fosforionen, terwijl bij 5 de temperatuur van 420°C, het eerste poortgebied ook als dit zeer ondiep is, praktisch geen beschadiging ondergaat.In order to give this contact a sufficient ohmic quality, the third region, at least on the surface, is doped high. It has been found that δ δ 3 has a doping level of 5x10 atoms per arr in silicon of the 8 0 0 6 9 4 9 PHF 79,605 4 n type, the contact being obtained by depositing an alloy of 99% aluminum and 1% silicon, at an annealing temperature of approximately 420 ° C or higher is excellent. Such a doping level is easily achieved by implantation of phosphorus ions, while at the temperature of 420 ° C, the first gate region, even if very shallow, is virtually undamaged.
Het in deze omstandigheden verkregen kontakt vertoont zonder volstrekt ohms te zijn - hiertoe zou, zoals bekend, het doteringsniveau 19 3 3 a 4x10 atomen per cm moeten zijn - een zwakke impedantie vergeleken 10 bij de laterale weerstand van het eerste poortgebied. Het is een kontakt dat men zou kunnen kwalificeren als een gedegenereerd "Schottky-kontakt" en dat bij het gebruik uitstekend geschikt blijkt te zijn juist in het geval van een dubbel geïmplanteerde lagenveldeffettransistor.The contact obtained in these conditions shows without being completely ohmic - for this, as is known, the doping level should be 19 3 3 to 4x10 atoms per cm - a weak impedance compared to the lateral resistance of the first gate region. It is a contact which could be qualified as a degenerate "Schottky contact" and which proves to be excellent in use especially in the case of a double implanted layer field effet transistor.
Omdat het geleidende vlak nu in direct kontakt is met het eers-15 te poortgebied wordt de hierboven genoemde afzwakking praktisch opgeheven.Since the conductive surface is now in direct contact with the first gate region, the above-mentioned attenuation is practically canceled.
Bij voorkeur wordt het genoemde kontakt aangebracht over praktisch het gehele oppervlak van het derde gebied; hierdoor wordt de werking van alle delen van het derde gebied praktisch uniform en krijgt dit 20 gebied een maximale doelmatigheid.Preferably said contact is applied over almost the entire surface of the third region; this makes the operation of all parts of the third region practically uniform and gives this region maximum efficiency.
De uitvinding zal thans nader worden toegelicht aan de hand van enkele uitvoeringsvoorbeelden en de tekening, waarinThe invention will now be further elucidated with reference to some exemplary embodiments and the drawing, in which
Figuur 1 een bovenaanzicht van een deel van een lagenveldeffekt-transistor volgens de uitvinding toont, 25 Figuur 2 een dwarsdoorsnede volgens de lijn II-II van figuur 1,Figure 1 shows a top view of a part of a layer field effect transistor according to the invention, Figure 2 shows a cross section along the line II-II of figure 1,
Figuur 3 een dwarsdoorsnede toont volgens de lijn III-III van figuur 1, terwijlFigure 3 shows a cross section along the line III-III of Figure 1, while
Figuur 4 een variant toont van de uitvoering volgens figuur 2 en 30 Figuur 5 een vervangings schema toont van de inrichting volgens figuur 4.Figure 4 shows a variant of the embodiment according to Figures 2 and 30. Figure 5 shows a replacement scheme of the device according to Figure 4.
Deze figuren zijn schematisch en de verhoudingen van de afmetingen tussen de elementen zijn niet op schaal, dit cm de figuren duidelijker te maken. Verder-nog steeds met het oog op de duidelijkheid-zijn 35 de halfgeleidende gedeelten met eenzelfde geleidingstype in eenzelfde richting gearceerd.These figures are schematic and the proportions of the dimensions between the elements are not to scale, this to make the figures clearer. Furthermore, still for the sake of clarity, the semiconductor parts with the same conductivity type are hatched in the same direction.
Figuur 1 toont in bovenaanzicht en de Figuren 2 en 3 in dwarsdoorsnede langs de lijnen II-II en III-III in Figuur 1 een lagenveldef- 8 0 069 4 9 PHF 79-605 5 d. -J, fekttransistor volgens de uitvinding, De geometrie is van een bekend in-terdigitaal type. Voor de duidelijkheid is eenzelfde verwijzingscijfer toegekend aan elk van de sub-gebieden die een bepaald gebied van deze transistor vormen.Figure 1 shows in top view and Figures 2 and 3 in cross section along the lines II-II and III-III in Figure 1 a layer sheet def. 8 0 069 4 9 PHF 79-605 5 d. J, transistor of the present invention. The geometry is of a known interdigital type. For the sake of clarity, the same reference numeral has been assigned to each of the sub-regions constituting a particular region of this transistor.
5 De genoemde transistor is gevornd in een qppervlaktelaag 10, van een eerste geleidingstype, aangebracht op een substraat 11 van het tweede tegengestelde geleidingstype. Het substraat 11 en de laag 10 vormen een deel van een halfgeleiderlichaam waarop verder andere schakel-elementen kunnen zijn gevormd - onder andere, andere transistoren zoals 10 die volgens de uitvinding en ook bijvoorbeeld bipolaire transistoren -, waarbij het geheel van deze schakelelementen een geïntegreerde schakeling vormt.The said transistor is formed in a surface layer 10, of a first conductivity type, applied to a substrate 11 of the second opposite conductivity type. The substrate 11 and the layer 10 form part of a semiconductor body on which further switching elements can be formed - among other things, other transistors such as those according to the invention and also, for example, bipolar transistors - the whole of these switching elements being an integrated circuit. forms.
In de betreffende transistor onderscheidt men: - een eerste oppervlaktegebied 12, aanvoergebied, van het twee-15 de geleidingstype, dat hoog gedoteerd is. Via een kontaktmetallisatie 121 wordt het gebied 12, door een isolerende laag 20, heen, gekontakteerd om de elektrische verbinding net dit gebied te verzorgen.In the relevant transistor one distinguishes: - a first surface region 12, supply region, of the second-15 conductivity type, which is highly doped. Via a contact metallization 121, the area 12 is contacted, through an insulating layer 20, to provide the electrical connection in this area.
- een tweede opperlvlaktegebied 13, af voergebied genoemd, dat van het voorafgaande gebied 12 is gescheiden, maar eveneens van het twee- 20 de geleidingstype en hoog gedoteerd is. De kontaktering van dit gebied bevat een tweede kontaktmetallisatie 131.- a second surface area 13, called the discharge area, which is separated from the previous area 12, but is also of the second conductivity type and is highly doped. Contacting this region includes a second contact metallization 131.
- een derde oppervlaktegebied 14, eerste poortgebied genoemd, van het eerste geleidingstype, dat gelegen is tussen de genoemde eerste en tweede oppervlaktegebieden en zich volgens de uitvinding tot deze ge- 25 bieden uitstrékt. In het getoonde voorbeeld (zie figuren 1 en 3) strekken rechthoekige vlakken, die het gebied 14 definiëren,zich in de lengte uit tot in twee half geleidende zones 16A en 16B die van het eerste geleidingstype zijn, sterk gedoteerd zijn en symmetrisch aangebracht zijn aan weerszijden van de gebieden 12 en 13 voor het verkrijgen van een elek-30 trische verbinding tussen het genoemde eerste poortgebied 14 en de genoemde laag 10, waarvan gedeelten 10A het tweede poortgebied vormen. Boven het gebied 14 strekt zich een geleidervlak 141 uit, dat de laag 10 via de zones 16A en 16B kontakteert.a third surface area 14, called first gate area, of the first conductivity type, which is located between said first and second surface areas and extends according to the invention to these areas. In the example shown (see Figures 1 and 3), rectangular planes defining the region 14 extend longitudinally into two semiconductive zones 16A and 16B which are of the first conductivity type, are highly doped and are symmetrically disposed on either side of the regions 12 and 13 to obtain an electrical connection between said first gate region 14 and said layer 10, portions 10A of which form the second gate region. A conductor surface 141 extends above region 14, which contacts layer 10 through zones 16A and 16B.
- een halfgeleiderlaag 15, kanaalgebied genoemd, van het twee-35 de geleidingstype, die zwak gedoteerd is en aangebracht is onder het derde oppervlaktegebied 14 en zich eveneens tot aan de genoemde eerste en tweede gebieden 12 en 13 uitstrekt.a semiconductor layer 15, called channel region, of the second conductivity type, which is weakly doped and is disposed below the third surface region 14 and also extends to said first and second regions 12 and 13.
Volgens de uitvinding strekt het genoemde geleidende vlak 141 8 0 069 4 9 PHF 79-605 6 zich tenminste uit boven het totale oppervlak van deze halfgeleiderlaag 15.According to the invention, said conductive surface 141 8 0 069 4 9 PHF 79-605 6 extends at least above the total surface of this semiconductor layer 15.
Bij voorkeur is het halfgeleidervlak 141 tenminste plaatselijk in rechtstreeks kontakt met het derde oppervlaktegebied 14.Preferably, the semiconductor surface 141 is at least locally in direct contact with the third surface region 14.
5 In het voorbeeld van de figuren 1,2 en 3 is dit kontakt aangebracht over het totale oppervlak van het gebied 14.In the example of Figures 1, 2 and 3, this contact is arranged over the total surface of the area 14.
In een transistor volgens de uitvinding en zoals uit de figuren blijkt heeft men twee signaalwegen naar het eerste poortgebied 14. Een eerste weg bevat het oppervlaktegebied 14 zelf en leidt de signalen van-10 af de zones 16A, 16B tot in het aktieve gedeelte van het genoemde oppervlaktegebied 14, dat gelegen is tussen de gebieden 12 en 13. Deze weg heeft een elektrische weerstand onder andere doordat het gebied 14 een zeer geringe dikte heeft; voorts verschilt de weerstand aanzienlijk, afhankelijk van de plaats in het gebied 14, t.g.v. verschillen in afstand 15 en tonen deze plaatsen t.o.v. de zones 16A en 16B, waarbij het centrale gebied het minst gunstige is in het geval van de beschreven transistor.In a transistor according to the invention and as can be seen from the figures, there are two signal paths to the first gate region 14. A first path contains the surface region 14 itself and leads the signals from the zones 16A, 16B to the active part of the said surface area 14, which lies between the areas 12 and 13. This path has an electrical resistance, inter alia, because the area 14 has a very small thickness; furthermore, the resistance differs considerably depending on the location in the region 14, due to differences in distance 15, and shows these locations with respect to zones 16A and 16B, the central region being the least favorable in the case of the described transistor.
Een tweede signaalweg naar het aktieve deel van het gebied 14 wordt geleverd door het geleidende vlak 141, dat in dit voorbeeld rechtstreeks het aktieve gedeelte kontakteert. Deze tweede weg heeft aanzien-20 lijk minder weerstand dan de eerste. Doordat deze het totale oppervlak van het aktieve gebied bedekt heeft de getoonde uitvoering het voordeel een uniforme en totale kontrole van het hele gebied 15 en het kanaal mogelijk te maken.A second signal path to the active portion of the region 14 is provided by the conductive surface 141, which in this example directly contacts the active portion. This second path has considerably less resistance than the first. Because it covers the total area of the active area, the embodiment shown has the advantage of enabling a uniform and complete control of the entire area 15 and the channel.
De vervaardiging van een transistor volgens de uitvinding kan 25 zonder speciale moeilijkheid worden ingepast in de vervaardiging van een geïntegreerde schakeling die verder voorzien is van andere halfgeleider-schakelelementen. Deze uitvoering wordt bij voorkeur uitgevoerd op de volgende wijze:The manufacture of a transistor according to the invention can be incorporated without special difficulty into the manufacture of an integrated circuit further comprising other semiconductor switching elements. This embodiment is preferably performed in the following manner:
In een eerste stap vormt men gelijktijdig de aan- en afvoerge-30 bieden (resp. 12 en 13) door diffusie, hetzij tijdens een speciale be-werkingsstap, hetzij bij het vormen van een halfgeleidergebied voor een ander schakelelement van de geïntegreerde schakeling. Vervolgens vormt men de zones 16A en 16B eveneens door diffusie, dit tegelijkertijd bijvoorbeeld met de bipolaire transistoremittergebieden van de genoemde ge-35 integreerde schakeling. Vervolgens vormt men door ionenirrplantatie de gebieden 15 en 14 (zoals bekend hebben tijdens de bewerking van een geïntegreerde schakeling implantatiestappen in het algemeen plaats na de diffusiestappen) bij voorkeur in deze volgorde.In a first step, the supply and drain regions (12 and 13, respectively) are formed simultaneously by diffusion, either during a special machining step or when forming a semiconductor region for another switching element of the integrated circuit. Subsequently, zones 16A and 16B are also formed by diffusion, at the same time, for example, with the bipolar transistor emitter regions of the said integrated circuit. Subsequently, regions 15 and 14 (as known during the processing of an integrated circuit implantation steps generally take place after the diffusion steps) are formed by ion implantation, preferably in this order.
8003949 PHF 79-605 78003949 PHF 79-605 7
De openingen van de implantatiemaskers zijn zo aangebracht dat de geïmplanteerde ionen tot in de oppervlakken van de gebieden 12 en 13 dringen en ook voorzover het het gebied 14 betreft in de zone 16, dit teneinde diskontinuiteiten te vermijden. De gebieden 12 en 13 en de zone 16 zijn 5 sterk gedoteerd en men loopt geen enkel risico om hun geleidingsvermogen door het inplanteren aan te tasten. De uitgloeiomstandigheden na het inplanteren zijn sterk afhankelijk van de implantatie; vaak heeft dit plaats in een stikstof- en/of zuurstof-atmosfeer bij een temperatuur van ongeveer 850-900°C. Na het uitgloeien wordt de vervaardiging van de tran-10 sistor, evenals die van de geïntegreerde schakeling, voltooid door het neerslaan van een metallisatielaag t.b.v. kontaktvlakken en verbindings-stroken.The openings of the implantation masks are arranged so that the implanted ions penetrate into the surfaces of the areas 12 and 13 and also as far as the area 14 is concerned in the zone 16, this in order to avoid discontinuities. Areas 12 and 13 and zone 16 are highly doped and there is no risk of compromising their conductivity by implantation. The annealing conditions after implantation are highly dependent on the implantation; often this takes place in a nitrogen and / or oxygen atmosphere at a temperature of about 850-900 ° C. After annealing, the manufacture of the transistor, as well as that of the integrated circuit, is completed by depositing a metalization layer for contact pads and bonding strips.
Bij wijze van praktisch voordeel worden hierna enkele fysische kenmerken en afmetingen gegeven die betrekking hebben op een tran-15 sistor voor een geïntegreerde schakeling volgens de uitvinding, evenals de voornaamste werkomstandigheden die tot de vervaardiging ervan leiden. Het substraat 11 is van het P type en zwak gedoteerd; de weerstand ervan is in de orde van 10 Ohm.cm. De laag 10, van het N type, wordt door epi- taxie verkregen. De verontreinigingsconcentratie ervan ligt in de orde 15 3 20 van 10 atomen per cm en de dikte ervan bedraagt 15 a 20^um.As a practical advantage, some physical characteristics and dimensions are given below which relate to an integrated circuit transistor according to the invention, as well as the main operating conditions leading to its manufacture. The substrate 11 is of the P type and weakly doped; its resistance is of the order of 10 Ohm.cm. The N-type layer 10 is obtained by epitaxy. Its impurity concentration is on the order of 10 atoms per cm and its thickness is 15 to 20 µm.
De aan- en afvoergebieden 12 en 13 van het P type, die door boordiffusie worden verkregen, vertonen een hoge verontreinigingsconcen- 18 3 tratie van circa 10 atomen per air aan het oppervlak; de dikte ervan is 2 a 3^um.The P-type supply and discharge regions 12 and 13 obtained by on-board diffusion exhibit a high contamination concentration of about 10 atoms per air at the surface; its thickness is 2 to 3 µm.
25 De zones 16A en 16B, van het N-type, die door fosfordiffusie 19 zijn verkregen, hebben een verontreinigingsconcentratie van 3 a 4 x 10 3 atomen per cm aan het oppervlak; de dikte ervan ligt tussen 0,5 en 1^um.N-type zones 16A and 16B, obtained by phosphorus diffusion 19, have an impurity concentration of 3 to 4 x 10 3 atoms per cm at the surface; its thickness is between 0.5 and 1 µm.
Het kanaalgebied 15 van het P type wordt gevormd door implantatie van boorionen met een energie van 150 kéV en in een dosis, die ge- 12 3 30 middeld ligt big 1,6 x 10 atomen per cm . Na de definitieve warmtebehandeling is de gemiddelde verontreinigingsconcentratie gelegen tussen 14 15 3 5x10 en 10 atomen per cm . Dit gebied heeft een dikte van 0,2^um. De topconcentratie ligt op een diepte van 0,2^um van het oppervlak.The P-type channel region 15 is formed by implantation of boron ions with an energy of 150 kev and at an average dose of 1.6 x 10 atoms per cm. After the final heat treatment, the average contamination concentration is between 14 15 3 5x10 and 10 atoms per cm. This area has a thickness of 0.2 µm. The peak concentration is at a depth of 0.2 µm from the surface.
Het bovenste poortgebied 14 van het N type wordt gevormd door 35 implantatie van fosforionen met een energie van ongeveer 90 keV in een 14 3 dosis, die gemiddeld ligt bij 10 atomen per cm' ; de concentratie aan 18 3 19 het oppervlak bedraagt 5 x 10 atomen per cm (10 * voor de warmtebehandeling) . Dit gebied heeft een dikte van 0,2^um.The upper N-type gate region 14 is formed by implantation of phosphorus ions with an energy of about 90 keV in a 14 dose, averaging 10 atoms per cm 2; the concentration of 18 3 19 the surface is 5 x 10 atoms per cm (10 * for the heat treatment). This area has a thickness of 0.2 µm.
8 ö ö 6 9 4 S8 ö ö 6 9 4 S
PHF 79-605 8PHF 79-605 8
De netwerken van kontaktvlakken en verbindingsgeleiders zijn gemaakt van aluminium (99%) - silicium (1%) gehard bij 420° in een stikstof atmosfeer, waarbij dit harden plaatsvindt gedurende 10 en 15 minuten.The networks of contact surfaces and bonding conductors are made of aluminum (99%) - silicon (1%) cured at 420 ° in a nitrogen atmosphere, this curing takes place for 10 and 15 minutes.
5 Bij deze temeperatuur krijgt men een bevredigende ohmse ver binding op het P silicium van de aan- en af voergebieden resp. 12 en 13 en op het N silicium van de verbindingszone 16. Op het N silicium van het bovenste poortgebied 14 vertoont het kontakt zonder strikt ohms te zijn evenwel een geringe impedantie en maakt in het bijzonder, dankzij het 10 grote oppervlak ervan, een uniforme besturing mogelijk van het gehele nuttige oppervlak van het genoemde gebied.At this temperature, a satisfactory ohmic connection is obtained on the P silicon of the supply and discharge regions, respectively. 12 and 13 and on the N silicon of the connecting zone 16. However, on the N silicon of the upper gate region 14, the contact without being strictly ohmic shows a low impedance and in particular, thanks to its large surface area, makes a uniform control possible from the entire useful area of said area.
Het vlak 141 steekt zo ongeveer 0,2^um uit t.o.v. de isolerende laag 20, waarbij de lijnen J1 en J2 (Figuur 3) de overgangen aangeven tussen het eerste poortgebied 14 en respektievelijk de aan- en af-15 voergebieden 12 en 13.The plane 141 protrudes about 0.2 µm from the insulating layer 20, the lines J1 and J2 (Figure 3) indicating the transitions between the first gate region 14 and the supply and discharge regions 12 and 13, respectively.
Figuur 4 toont een iets gewijzigde uitvoering van de lagen-veldeffekttransistor volgens de uitvinding waarbij ter plaatse van het eerste poortgebied 14 een dunne laag poortoxyde 120 is aangebracht tussen het eerste poortgebied 14 en het geleidervlak 141. Dit geleidervlak 20 141 is nu niet in rechtstreeks kontact met het aktieve deel van het : gebied 14 maar hiervan kapacitief gescheiden.Figure 4 shows a slightly modified embodiment of the layer field effect transistor according to the invention, in which a thin layer of gate oxide 120 is applied at the location of the first gate region 14 between the first gate region 14 and the conductor surface 141. This conductor surface 141 is now not in direct contact with the active part of the area 14, but separated therefrom.
Figuur 5 toont schematisch een vervangingsschema voor deze veldeffëkttransistor, waarbij deze kapacitieve scheiding, die deel uitmaakt van de bovengenoemde tweede signaalweg (In Figuur 5 met het ver-25 wijzingscijfer 122 aangeduid) is aangegeven door de kapaciteit Cox.Figure 5 schematically shows a replacement scheme for this field effect transistor, this capacitive separation, which is part of the above second signal path (indicated in Figure 5 by reference numeral 122), is indicated by the capacitance Cox.
De weerstand van het geleidervlak 141, die uiteraard zeer klein is, maakt eveneens deel uit van de signaalweg 122 en is weergegeven door middel van de vervangingsweerstand RN.The resistance of the conductor face 141, which is of course very small, is also part of the signal path 122 and is represented by the replacement resistor RN.
Zoals eveneens hierboven besproken bevat de eerste signaal-30 weg 121 naar het eerste poortgebied 14 delen van het gebied 14 zelf en leidt deze signaalweg vanaf de zones 16A, 16B tot in het aktieve gedeelte van dit gebied. Deze weg heeft een hoge weerstand, in Figuur 5 schematisch aangegeven door de vervangingsweerstand RN. De kapaciteit tussen het poortgebied 14 en het kanaalgebied 15 is in Figuur 5 weergegeven door de ka-35 paciteit CG.As also discussed above, the first signal pathway 121 to the first gate region 14 includes portions of the region 14 itself, and this signal path from zones 16A, 16B leads to the active portion of this region. This path has a high resistance, schematically shown in Figure 5 by the replacement resistor RN. The capacitance between the gate region 14 and the channel region 15 is represented in Figure 5 by the capacitance CG.
Voor betrékkelijk lage frequenties kan de tweede signaalweg 122 praktisch verwaarloosd worden, zodat voor de verhouding tussen de kanaalspanning v en de ingangsspanning V geldt:For relatively low frequencies, the second signal path 122 can be practically neglected, so that for the relationship between the channel voltage v and the input voltage V holds:
CH XNCH XN
8 0 06 9 4 9 PHF 79-605 98 0 06 9 4 9 PHF 79-605 9
Tv [-1- CH = jGqP ^ .. 1 V™ ' VS“ 5 Bij hogere frequenties is daarentegen de eerste signaalweg 121 praktisch verwaarloosbaar, zodat geldt: ÜSi =_!_ I c = _3_c ~J- v jc « „ ——- Vïu+1+^ rccgw 10 - ^ (C + C-) V”ox G ^OX^G oxTv [-1- CH = jGqP ^ .. 1 V ™ 'VS “5 On the other hand, at higher frequencies the first signal path 121 is practically negligible, so that: ÜSi = _! _ I c = _3_c ~ J- v jc« „- —- Vi + 1 + ^ rccgw 10 - ^ (C + C-) V ”ox G ^ OX ^ G ox
Kp + OX la i lca*·^Kp + OX la i lca * · ^
Sangezien 1^«^ geldt ^For the time being 1 ^ «^ applies ^
Hieruit blijkt dat ook in deze uitvoering de maatregel volgens de uitvinding bij hoge frequenties een veldeffekttransistor met verbeterde sturing oplevert.This shows that the measure according to the invention also provides a field effect transistor with improved control at high frequencies in this embodiment.
20 25 30 8 0 06 9 4 0 3520 25 30 8 0 06 9 4 0 35
Claims (6)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7931682A FR2472838A1 (en) | 1979-12-26 | 1979-12-26 | FIELD EFFECT TRANSISTOR OF JUNCTION TYPE AND METHOD FOR MAKING SAME |
| FR7931682 | 1979-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8006949A true NL8006949A (en) | 1981-07-16 |
Family
ID=9233163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8006949A NL8006949A (en) | 1979-12-26 | 1980-12-22 | LAYER FIELD TRANSFER AND METHOD FOR MANUFACTURING IT. |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5698878A (en) |
| DE (1) | DE3046855A1 (en) |
| FR (1) | FR2472838A1 (en) |
| GB (1) | GB2066571A (en) |
| NL (1) | NL8006949A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3579154D1 (en) * | 1984-10-05 | 1990-09-13 | Analog Devices Inc | BARRIER LAY FET WITH LOW LEAKAGE. |
| JPS62243369A (en) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | Manufacture of gaas semiconductor device |
| DE102004051081A1 (en) * | 2004-10-19 | 2006-04-27 | Austriamicrosystems Ag | JFET and manufacturing process |
| US7642617B2 (en) * | 2005-09-28 | 2010-01-05 | Agere Systems Inc. | Integrated circuit with depletion mode JFET |
| US7557393B2 (en) | 2006-08-10 | 2009-07-07 | Dsm Solutions, Inc. | JFET with built in back gate in either SOI or bulk silicon |
| US20110084318A1 (en) * | 2009-10-08 | 2011-04-14 | Aaron Gibby | Depleted top gate junction field effect transistor (dtgjfet) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL161621C (en) * | 1968-10-16 | 1980-02-15 | Philips Nv | SEMICONDUCTOR DEVICE WITH FIELD EFFECT TRANSISTOR. |
| DE2630079A1 (en) * | 1976-07-03 | 1978-01-05 | Licentia Gmbh | BARRIER LAYER EFFECT TRANSISTOR |
| JPS5365078A (en) * | 1976-11-24 | 1978-06-10 | Toshiba Corp | Production of junction type field effect transistor |
| DE2702282A1 (en) * | 1977-01-20 | 1978-07-27 | Siemens Ag | Contacts and/or conductor paths made on semiconductors - where substrate is alternately exposed to vapour from two evaporators |
-
1979
- 1979-12-26 FR FR7931682A patent/FR2472838A1/en not_active Withdrawn
-
1980
- 1980-12-12 DE DE19803046855 patent/DE3046855A1/en not_active Withdrawn
- 1980-12-19 GB GB8040887A patent/GB2066571A/en not_active Withdrawn
- 1980-12-22 NL NL8006949A patent/NL8006949A/en not_active Application Discontinuation
- 1980-12-24 JP JP18217480A patent/JPS5698878A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2472838A1 (en) | 1981-07-03 |
| DE3046855A1 (en) | 1981-08-27 |
| JPS5698878A (en) | 1981-08-08 |
| GB2066571A (en) | 1981-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5801418A (en) | High voltage power integrated circuit with level shift operation and without metal crossover | |
| US4101922A (en) | Field effect transistor with a short channel length | |
| NL8102838A (en) | LATERAL FIELD-EFFECT TRANSISTOR DEVICE WITH INSULATED CONTROL ELECTRODE. | |
| US6111297A (en) | MOS-technology power device integrated structure and manufacturing process thereof | |
| US6121666A (en) | Split gate oxide asymmetric MOS devices | |
| US4969023A (en) | SOS transistor structure | |
| NL8005053A (en) | SEMICONDUCTOR DEVICE WITH REDUCED SURFACE FIELD STRENGTH. | |
| NL8401983A (en) | Semiconductor device with increased breakdown voltage. | |
| JP2001102586A (en) | High breakdown voltage semiconductor device | |
| US3631310A (en) | Insulated gate field effect transistors | |
| US3977020A (en) | Semiconductor device, method of manufacturing same and circuit arrangement comprising the device | |
| US3906539A (en) | Capacitance diode having a large capacitance ratio | |
| US5977588A (en) | Radio frequency power MOSFET device having improved performance characteristics | |
| US3602781A (en) | Integrated semiconductor circuit comprising only low temperature processed elements | |
| NL8006949A (en) | LAYER FIELD TRANSFER AND METHOD FOR MANUFACTURING IT. | |
| US4187514A (en) | Junction type field effect transistor | |
| KR20000029449A (en) | Lateral mos transistor device | |
| CA1173568A (en) | Semiconductor device | |
| EP0811249B1 (en) | Emitter ballast bypass for radio frequency power transistors | |
| US6150675A (en) | Semiconductor component with a control electrode for modulating the conductivity of a channel area by means of a magnetoresistor structure | |
| JP2864576B2 (en) | Semiconductor device | |
| US3585463A (en) | Complementary enhancement-type mos transistors | |
| US6207508B1 (en) | Method for fabricating a radio frequency power MOSFET device having improved performance characteristics | |
| EP0086010B1 (en) | Semiconductor device having a reduced surface field strength | |
| US4178603A (en) | Schottky transistor with low residual voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BV | The patent application has lapsed |