DE102004051081A1

DE102004051081A1 - JFET and manufacturing process

Info

Publication number: DE102004051081A1
Application number: DE102004051081A
Authority: DE
Inventors: Georg RÖHRER; Martin Dr. Knaipp; Heimo Gensinger
Original assignee: Austriamicrosystems AG
Current assignee: Ams Osram AG
Priority date: 2004-10-19
Filing date: 2004-10-19
Publication date: 2006-04-27
Also published as: TW200625655A; WO2006042669A1

Abstract

Der JFET umfasst eine Bottom-Gate-Elektrode (2), eine Kanalwanne (3) mit streifenförmigen Source-/Drain-Bereichen (5) und eine Top-Gate-Elektrode (4), die mit der Bottom-Gate-Elektrode in Halbleitermaterial elektrisch verbunden und mittels einer Implantation durch ein oberseitiges Feldoxid (8) hergestellt ist. Damit ist die Drain-Gate-Durchbruchspannung verbessert. Gate-Anschlussbereiche, unter denen die Kanalwanne unterbrochen ist, können in einer periodischen Abfolge angeordnet sein.Of the JFET comprises a bottom-gate electrode (2), a channel well (3) with strip-shaped Source / drain regions (5) and a top gate electrode (4), the electrically connected to the bottom-gate electrode in semiconductor material and by implantation through a top field oxide (8) is made. Thus, the drain-gate breakdown voltage is improved. Gate connection areas under which the channel tray interrupted is, can be arranged in a periodic sequence.

Description

Die vorliegende Erfindung betrifft einen JFET, bei dem ein Kanalbereich zwischen einer oberen Gate-Elektrode und einer unteren Gate-Elektrode angeordnet ist.The The present invention relates to a JFET in which a channel region disposed between an upper gate electrode and a lower gate electrode is.

Standard-JFETs sind in dem Lehrbuch von S. M. Sze, „Physics of Semiconductor Devices", Wiley, 1981, und insbesondere in der US 4,683,485 sowie US 6,153,453 beschrieben. Bei einem JFET befindet sich ein Kanalbereich, der bei einem p-JFET p-leitend dotiert und bei einem n-JFET n-leitend dotiert ist, zwischen entgegengesetzt dotierten Bereichen, die als obere Gate-Elektrode und als untere Gate-Elektrode vorgesehen sind. Diese dotierten Bereiche werden im Folgenden als Top-Gate-Elektrode bzw. als Bottom-Gate-Elektrode bezeichnet.Standard JFETs are described in the textbook by SM Sze, Physics of Semiconductor Devices, Wiley, 1981, and more particularly in US Pat US 4,683,485 such as US 6,153,453 described. In a JFET, a channel region that is p-type doped at a p-JFET and n-type doped at an n-type JFET is located between oppositely doped regions provided as the upper gate electrode and the lower gate electrode. These doped regions are referred to below as a top gate electrode or as a bottom gate electrode.

In der US 4,683,485 ist eine Herstellungsmethode beschrieben, mit der die Gate-Drain-Durchbruchspannung des JFET erhöht werden kann. Dazu wird der Gradient der Dotierstoffkonzentration der pn-Junction zwischen der Top-Gate-Elektrode und dem Drain-Bereich reduziert. Die Top-Gate-Elektrode ist mit einer ausreichend hohen Dotierstoffkonzentration und damit Ladungsträgerkonzentration versehen, um eine völlige Verarmung bei einer Vorspannung in der Nähe des so genannten Pinch-off zu vermeiden. Dazu wird die Struktur der Top-Gate-Elektrode in der Form eines Paares von in Abfolge implantierten Bereichen hergestellt. Zunächst wird eine n-Dotierung bis zu einer vorgesehenen Tiefe zur Grenze des Kanalbereichs implantiert. Danach folgt eine Implantation höherer Dosis, die allerdings nur zu einer geringeren Tiefe erfolgt, um so einen oberen, hoch dotierten n-leitenden Anteil der Top-Gate-Elektrode herzustellen.In the US 4,683,485 A method of fabrication is described that can increase the gate-to-drain breakdown voltage of the JFET. For this purpose, the gradient of the dopant concentration of the pn junction between the top gate electrode and the drain region is reduced. The top-gate electrode is provided with a sufficiently high dopant concentration and thus carrier concentration in order to avoid complete depletion at a bias in the vicinity of the so-called pinch-off. To do this, the top gate electrode structure is fabricated in the form of a pair of sequentially implanted regions. First, an n-type dopant is implanted to an intended depth to the boundary of the channel region. This is followed by a higher dose implantation, but only to a lesser depth so as to produce an upper, highly doped n-type portion of the top-gate electrode.

In der US 6,153,453 ist ein Herstellungsverfahren für JFETs beschrieben, bei dem der Transistor in einer n-leitenden Wanne eines p-leitenden Substrats hergestellt wird. Dazu wird ein p-leitender Kanalbereich zusammen mit LDD-Source-/Drain-Bereichen für p-Kanal-MOSFETs hergestellt. Der n-leitende Gate-Bereich der Top-Gate-Elektrode wird zusammen mit LDD-Drain-/Source-Bereichen der n-Kanal-MOSFETs hergestellt. Die p-leitenden Drain-/Source-Bereiche werden zusammen mit den Drain-/Source-Bereichen der p-Kanal-MOSFETs hergestellt.In the US 6,153,453 A method of manufacturing JFETs is described in which the transistor is fabricated in an n-type well of a p-type substrate. For this purpose, a p-type channel region is produced together with LDD source / drain regions for p-channel MOSFETs. The n-type gate region of the top gate electrode is fabricated together with LDD drain / source regions of the n-channel MOSFETs. The p-type drain / source regions are fabricated together with the drain / source regions of the p-channel MOSFETs.

Aufgabe der vorliegenden Erfindung ist es, einen JFET mit verbesserter Drain-Gate-Durchbruchspannung anzugeben. Dieser JFET soll außerdem die Möglichkeiten eröffnen, die Schwellenspannung auf einfache Weise anzupassen und eine Verringerung des Flächenbedarfs für das Bauelement zu erreichen. Außerdem soll ein zugehöriges Herstellungsverfahren angegeben werden.task The present invention is to provide a JFET with improved drain-gate breakdown voltage specify. This JFET should also the possibilities open, to adjust the threshold voltage in a simple way and a reduction of the space requirement for the To reach the device. Furthermore should be an associated Manufacturing process can be specified.

Diese Aufgabe wird mit dem JFET mit den Merkmalen des Anspruchs 1 bzw. mit dem Herstellungsverfahren mit den Merkmalen des Anspruchs 8 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.These Task is with the JFET with the features of claim 1 or solved with the manufacturing method having the features of claim 8. refinements result from the respective dependent claims.

Bei dem JFET sind die Top-Gate-Elektrode und die Bottom-Gate-Elektrode in Halbleitermaterial durch die Struktur der dotierten Bereiche elektrisch leitend miteinander verbunden. Es sind daher keine externen Verbindungen zwischen der Top-Gate-Elektrode und der Bottom-Gate-Elektrode, zum Beispiel über Verdrahtungen, erforderlich.at In the case of the JFET, the top gate electrode and the bottom gate electrode are in semiconductor material the structure of the doped regions electrically conductive with each other connected. There are therefore no external connections between the Top gate electrode and the bottom-gate electrode, for example via wirings.

Die Top-Gate-Elektrode ist bei einem ersten Ausführungsbeispiel streifenförmig ausgebildet und grenzt an eine oberseitigen hoch dotierten Anschlussbereich der Bottom-Gate-Elektrode an. Bei einem zweiten Ausführungsbeispiel ist die Kanalwanne unterhalb von Gate-Anschlussbereichen unterbrochen, sodass dort die dotierten Bereiche der Top-Gate-Elektrode und der Bottom-Gate-Elektrode in der vertikalen Richtung ineinander übergehen und durch eine Implantation des betreffenden Dotierstoffs in demselben Verfahrensschritt hergestellt werden können.The Top gate electrode is strip-shaped in a first embodiment and adjoins a top-side highly-doped connection area the bottom-gate electrode. In a second embodiment if the channel well is interrupted below gate connection areas, so that there the doped regions of the top gate electrode and the Bottom gate electrode in the vertical direction merge into each other and by an implantation of the dopant in question in the same Process step can be produced.

Die Top-Gate-Elektrode weist ein Dotierstoffprofil auf, das durch eine Implantation durch einen oberseitig angeordneten Isolationsbereich, insbesondere ein Feldoxid oder eine STI (shallow trench isolation), hindurch eingestellt ist. Die betreffende Implantation kann zusammen mit der Implantation von Dotierstoff für den Body-Bereich integrierter PMOS-Transistoren erfolgen. Wegen des vorhandenen Feldoxids im Bereich der Top-Gate-Elektrode sind die implantierte Dotierstoffkonzentration und die Tiefe des hergestellten pn-Übergangs zu dem Kanalbereich vermindert. Um eine Anpassung der geeigneten Schwellenspannung zu erreichen, können die Implantationsdosen für die flachen dotierten Bereiche und die tiefen entgegengesetzt dotierten Bereiche, die bereits für weitere integrierte Bauelemente optimiert sind, durch das Layout variiert werden, indem nur Anteile der Fläche der dotierten Bereiche implantiert werden. Insbesondere kann die Implantation zur Ausbildung einer Bottom-Gate-Elektrode in der Weise erfolgen, dass die Implantation in streifenförmigen Bereichen so vorgenommen wird, dass das vorgegebene Dotierstoffprofil und die vorgegebene Dotierstoffkonzentration nach einer thermischen Diffusion des eingebrachten Dotierstoffs eingestellt sind.The Top gate electrode has a dopant profile, which by a Implantation through a topside insulation area, in particular a field oxide or a STI (shallow trench isolation), is set through. The implantation in question can be combined with the implantation of dopant for the body region of integrated PMOS transistors respectively. Because of the existing field oxide in the region of the top gate electrode are the implanted dopant concentration and the depth of the prepared pn junction reduced to the channel area. To adapt the appropriate Threshold voltage can reach the implantation doses for the flat doped areas and the deep oppositely doped Areas already for Further integrated components are optimized by the layout be varied by only portions of the area of the doped areas be implanted. In particular, the implantation for training a bottom-gate electrode in such a way that the implantation in strip-shaped Regions is made so that the given dopant profile and the predetermined dopant concentration after a thermal Diffusion of the introduced dopant are set.

Es folgt eine genauere Beschreibung von Beispielen des JFETs und des Herstellungsverfahrens anhand der beigefügten 1 bis 7.The following is a more detailed description of examples of the JFET and the manufacturing method with reference to the accompanying drawings 1 to 7 ,

Die 1 zeigt eine Aufsicht auf ein erstes Ausführungsbeispiel des JFETs.The 1 shows a plan view of a first embodiment of the JFETs.

Die 2 zeigt die Aufsicht gemäß 1 mit zusätzlichen Details.The 2 shows the supervision according to 1 with additional details.

Die 3 zeigt eine Aufsicht auf ein zweites Ausführungsbeispiel des JFETs.The 3 shows a plan view of a second embodiment of the JFETs.

Die 4 zeigt einen Querschnitt durch das erste und zweite Ausführungsbeispiel.The 4 shows a cross section through the first and second embodiments.

Die 5 zeigt einen Querschnitt durch das zweite Ausführungsbeispiel gemäß der 3.The 5 shows a cross section through the second embodiment according to the 3 ,

Die 6 zeigt einen weiteren Querschnitt durch das zweite Ausführungsbeispiel.The 6 shows a further cross section through the second embodiment.

Die 7 zeigt eine Aufsicht auf ein Schema für die Anordnung der Bereiche von Source, Gate und Drain.The 7 shows a plan view of a scheme for the arrangement of the areas of source, gate and drain.

Die 1 zeigt eine Aufsicht auf ein erstes Ausführungsbeispiel des JFETs, der im Folgenden anhand der bevorzugten Ausführungsform als p-JFET beschrieben wird. Bei einem n-JFET sind die Vorzeichen der Leitfähigkeit jeweils umgekehrt, also n-Leitung und p-Leitung gegeneinander vertauscht. In einem Substrat befindet sich ein p-leitender Bereich, der durch eine p-leitende Grunddotierung oder durch eine p-dotierte Wanne gebildet ist. Darin ist die Bottom-Gate-Elektrode 2 angeord net, die durch einen n-leitenden Bereich in dem p-leitenden Material ausgebildet ist. Die Bottom-Gate-Elektrode ist seitlich zur Oberseite des Substrats 1 hochgezogen, sodass sie dort in dafür vorgesehenen n⁺-Anschlussbereichen 6 kontaktiert werden kann. Über der Bottom-Gate-Elektrode 2 befindet sich eine Kanalwanne 3, die p-leitend dotiert ist. Es handelt sich um eine tief implantierte p-Wanne. Darin sind die hoch p-leitend dotierten Source-/Drain-Bereiche 5 angeordnet. Diese Source-/Drain-Bereiche 5 befinden sich an der Oberseite des Substrats 1 und können ebenfalls elektrisch angeschlossen werden. Dazwischen befindet sich über der Kanalwanne 3 die Top-Gate-Elektrode 4, die n-leitend dotiert und durch den schraffierten Streifen wiedergegeben ist. Die Schraffur dient nur zur Hervorhebung. Die seitlichen Berandungen des Bereichs der Bottom-Gate-Elektrode 2 und der Kanalwanne 3 sind gestrichelt als verdeckte Konturen dargestellt.The 1 shows a plan view of a first embodiment of the JFET, which will be described below with reference to the preferred embodiment as p-JFET. In the case of an n-JFET, the signs of the conductivity are always reversed, ie the n-line and the p-line are interchanged. In a substrate there is a p-type region which is formed by a p-type base doping or by a p-doped well. Therein is the bottom gate electrode 2 angeord net, which is formed by an n-type region in the p-type material. The bottom-gate electrode is laterally to the top of the substrate 1 pulled up so that they are there in designated n ⁺ connection areas 6 can be contacted. Above the bottom gate electrode 2 there is a channel tray 3 which is p-type doped. It is a deeply implanted p-tub. Therein are the high p-type doped source / drain regions 5 arranged. These source / drain regions 5 are located at the top of the substrate 1 and can also be connected electrically. In between is located above the canal tub 3 the top gate electrode 4 , which is n-type doped and represented by the hatched strip. The hatching is for emphasis only. The lateral boundaries of the area of the bottom-gate electrode 2 and the channel sink 3 are shown in dashed lines as hidden contours.

Zwischen den Anschlussbereichen, zu denen auch noch ein p⁺-Anschlussbereich 7 des äußeren p-leitenden Materials gehört, sind Anteile eines Isolationsbereiches 8 vorhanden, die zum Beispiel durch ein Feldoxid oder eine STI (shallow trench isolation) gebildet sind. Durch das Material des Isolationsbereiches 8 hindurch ist die Implantation des Dotierstoffs der Top-Gate-Elektrode 4 derart vorgenommen, dass die Dotierstoffkonzentration und das Dotierstoffprofil der Top-Gate-Elektrode 4 zur Erhöhung der Drain-Gate-Durchbruchspannung geeignet eingestellt sind.Between the connection areas, which also have a p ⁺ connection area 7 part of the outer p-type material are parts of an isolation region 8th present, for example, formed by a field oxide or a STI (shallow trench isolation). Through the material of the insulation area 8th through is the implantation of the dopant of the top gate electrode 4 such that the dopant concentration and the dopant profile of the top gate electrode 4 are set to increase the drain-gate breakdown voltage suitable.

Die Implantationsdosis zur Ausbildung der Bottom-Gate-Elektrode 2 kann geeignet variiert werden, um eine für das Bauelement besonders geeignete Dotierstoffkonzentration zu erreichen. Dazu wird der n-leitende Bereich der Bottom-Gate-Elektrode 2 z. B. in streifenförmigen Bereichen implantiert, sodass sich nach einer Ausdiffusion des Dotierstoffs aus den implantierten Bereichen in die dazu benachbarten Bereiche eine homogene Verteilung des Dotierstoffs in der gewünschten Konzentration ergibt. Die Kanalwanne 3 wird anschließend durch ein Umdotieren des implantierten Bereiches hergestellt. Bei diesem Ausführungsbeispiel sind die Top-Gate-Elektrode 4 und die Bottom-Gate-Elektrode 2 mit dem n⁺-Anschlussbereich 6 als gemeinsamem elektrischem Anschluss versehen.The implantation dose to form the bottom-gate electrode 2 may be suitably varied to achieve a particularly suitable dopant concentration for the device. For this purpose, the n-type region of the bottom-gate electrode 2 z. B. implanted in strip-shaped areas, so that after a diffusion of the dopant from the implanted areas in the adjacent thereto areas a homogeneous distribution of the dopant results in the desired concentration. The channel sink 3 is then prepared by re-doping the implanted region. In this embodiment, the top gate electrode 4 and the bottom gate electrode 2 with the n ⁺ terminal area 6 provided as a common electrical connection.

Die 2 zeigt in einer Aufsicht das Ausführungsbeispiel gemäß der 1 mit schraffiert dargestellten Implantationsstreifen 10, in denen die Implantation des Dotierstoffs zur Ausbildung der Bottom-Gate-Elektrode erfolgt. Eine gleichmäßige Verteilung des Dotierstoffs der Bottom-Gate-Elektrode 2 ergibt sich nach einer thermischen Diffusion. Danach wird der Kanalbereich durch eine weitere Implantation für elektrische Leitfähigkeit des zur Bottom-Gate-Elektrode entgegengesetzten Vorzeichens der Leitfähigkeit hergestellt.The 2 shows in a plan view of the embodiment according to the 1 hatched with implantation strips 10 in which the implantation of the dopant takes place for the formation of the bottom-gate electrode. A uniform distribution of the dopant of the bottom-gate electrode 2 results after a thermal diffusion. Thereafter, the channel region is made by further implantation of electrical conductivity of the opposite to the bottom gate electrode sign of conductivity.

Die 4 zeigt dieses Ausführungsbeispiel im Querschnitt, dessen Position in der 1 markiert ist. Die eigentliche Bottom-Gate-Elektrode 2 befindet sich im Substrat 1 unterhalb der Top-Gate-Elektrode 4. In der 4 sind die Anschlussbereiche der Source-/Drain-Bereiche 5, der n⁺-Anschlussbereich 6 und der p⁺-Anschlussbereich 7 erkennbar. Zwischen diesen Anschlussbereichen befinden sich jeweils Anteile des Isolationsbereiches 8. In einer Aufsicht stellen die pn-Übergänge unter dem Isolationsbereich 8 verdeckte Konturen dar, die deshalb in den 1 bis 3 gestrichelt eingezeichnet sind.The 4 shows this embodiment in cross section, whose position in the 1 is marked. The actual bottom gate electrode 2 is located in the substrate 1 below the top gate electrode 4 , In the 4 are the terminal regions of the source / drain regions 5 , the n ⁺ connection area 6 and the p ⁺ terminal area 7 recognizable. In each case, portions of the isolation area are located between these connection areas 8th , In a top view, the pn junctions put under the isolation area 8th hidden contours that are therefore in the 1 to 3 dashed lines are shown.

Die 3 zeigt ein weiteres Ausführungsbeispiel, bei dem die Top-Gate-Elektrode 4 jeweils mit Gate-Anschlussbereichen 9, die hoch n-leitend dotiert sind, versehen sind, in einer Aufsicht im Ausschnitt. In der 3 ist eine ähnliche Anordnung der Anschlussbereiche wiedergegeben, wie sie bereits im Zusammenhang mit der 1 beschrieben wurde. Bei dem Ausführungsbeispiel der 3 befinden sich hoch n-leitend dotierte Gate-Anschlussbereiche 9 an der Top-Gate-Elektrode 4. Auch bei diesem Ausführungsbeispiel weisen die Bottom-Gate-Elektrode 2 und die Top-Gate-Elektrode 4 gemeinsame elektrische Anschlüsse auf, die hier durch Unterbrechungen der Kanalwanne 3 unter den Gate-Anschlussbereichen 9 gebildet sind.The 3 shows a further embodiment in which the top gate electrode 4 each with gate connection areas 9 , which are highly doped N-doped, in a top view in the cutout. In the 3 is reproduced a similar arrangement of the terminal areas, as already related to the 1 described wur de. In the embodiment of the 3 are high n-type doped gate terminal areas 9 at the top gate electrode 4 , Also in this embodiment, the bottom-gate electrode 2 and the top gate electrode 4 common electrical connections on here by interruptions of the channel trough 3 under the gate connection areas 9 are formed.

Der in der 3 markierte Querschnitt zwischen den Gate-Anschlussbereichen 9 entspricht dem Querschnitt der 4, stimmt also mit dem betreffenden Querschnitt des ersten Ausführungsbeispiels überein. Die Querschnitte durch die Gate-Anschlussbereiche 9 sind in den 5 und 6 dargestellt, in denen für die entsprechenden Komponenten dieselben Bezugszeichen wie in den vorhergehenden Figuren verwendet sind, sodass eine nochmalige Beschreibung dieser Komponenten nicht erforderlich ist. Der Querschnitt gemäß der 5 ist parallel zu dem Querschnitt gemäß der 4; der Querschnitt gemäß der 6 verläuft senkrecht dazu durch die Folge von Gate-Anschlussbereichen. In den 5 und 6 ist erkennbar, dass die Kanalwanne 3 unter den Gate-Anschlussbereichen 9 unterbrochen ist, sodass dort die Top-Gate-Elektrode 4 und die Bottom-Gate-Elektrode 2 elektrisch leitend miteinander verbunden sind. In der 6 ist speziell die Abfolge der Gate-Anschlussbereiche 9 erkennbar, die jeweils durch den Isolationsbereich 8 unterbrochen ist. Die eigentliche Transistorstruktur aus Top-Gate-Elektrode, Kanal und Bottom-Gate-Elektrode befindet sich jeweils zwischen den Gate-Anschlussbereichen 9.The Indian 3 marked cross section between the gate connection areas 9 corresponds to the cross section of 4 , So is consistent with the relevant cross section of the first embodiment. The cross sections through the gate connection areas 9 are in the 5 and 6 represented, in which the same reference numerals are used for the corresponding components as in the preceding figures, so that a repeated description of these components is not required. The cross section according to the 5 is parallel to the cross section according to the 4 ; the cross section according to the 6 runs perpendicular thereto through the sequence of gate connection areas. In the 5 and 6 is recognizable that the channel trough 3 under the gate connection areas 9 is interrupted, so there is the top gate electrode 4 and the bottom gate electrode 2 electrically conductively connected to each other. In the 6 is specifically the sequence of gate terminal areas 9 recognizable, each by the isolation area 8th is interrupted. The actual transistor structure of the top-gate electrode, channel and bottom-gate electrode is located in each case between the gate connection regions 9 ,

Die 7 zeigt eine mögliche Anordnung der Bereiche von Source, Gate und Drain für einen größeren JFET, bei dem mehrere Transistorstrukturen in einer periodischen Abfolge vorhanden sind. Es sind hier eine Mehrzahl von streifenförmigen Bereichen als Source, Top-Gate und Drain vorhanden, die in einer periodischen Reihenfolge von abschnittsweise aufeinanderfolgend Drain, Top-Gate, Source und Top-Gate angeordnet sind. Bei dieser Anordnung können die Top-Gate-Elektroden jeweils mit einer quer zu der Richtung der Abfolge von Source, Gate und Drain vorhandenen Abfolge von Gate-Anschlussbereichen 9 versehen sein, die entsprechend dem Ausführungsbeispiel gemäß den 3 bis 6 ebenfalls periodisch sein kann.The 7 Figure 12 shows one possible arrangement of the source, gate and drain regions for a larger JFET in which a plurality of transistor structures are present in a periodic sequence. There are here a plurality of strip-shaped regions as source, top gate and drain, which are arranged in a periodic sequence of sections successively drain, top gate, source and top gate. In this arrangement, the top-gate electrodes may each have a sequence of gate connection regions transverse to the direction of the sequence of source, gate and drain 9 Be provided according to the embodiment according to the 3 to 6 may also be periodic.

Eine gemeinsame Kontaktierung der Top-Gate-Elektrode mit der Bottom-Gate-Elektrode hat zwei Vorteile, nämlich:

a) Das Potential der Top-Gate-Elektrode ist besser definiert;
b) bei großen Strukturen (wie in 7) sind keine zusätzlichen Kontakte der Bottom-Gate-Elektrode notwendig.

A common contacting of the top gate electrode with the bottom gate electrode has two advantages, namely:

a) The potential of the top gate electrode is better defined;
b) for large structures (as in 7 ), no additional contacts of the bottom-gate electrode are necessary.

Ein bevorzugtes Herstellungsverfahren des ersten Ausführungsbeispiels des JFETs sieht vor, dass ein hoch dotierter Anschlussbereich 6 der Bottom-Gate-Elektrode 2 hergestellt wird und die Top-Gate-Elektrode 4 so implantiert wird, dass der dotierte Bereich der Top-Gate-Elektrode 4 an diesen Anschlussbereich 6 angrenzt.A preferred manufacturing method of the first embodiment of the JFET provides that a highly doped terminal region 6 the bottom gate electrode 2 is manufactured and the top gate electrode 4 is implanted so that the doped region of the top gate electrode 4 to this connection area 6 borders.

Ein bevorzugtes Herstellungsverfahren des zweiten Ausführungsbeispiels des JFETs sieht vor, dass nach der Ausbildung der Kanalwanne 3 in dem dotierten Bereich der Bottom-Gate-Elektrode 2 und der Herstellung eines oberseitigen Isolationsbereiches 8 aus elektrisch isolierendem Material, der mit Öffnungen versehen wird, eine Implantation von Dotierstoff für elektrische Leitfähigkeit der Top-Gate-Elektrode eingebracht wird. Wegen der abschirmenden Wirkung des Isolationsbereiches 8 ergibt sich bei geeigneter Wahl der Implantationsdosis unterhalb des Isolationsbereiches 8 eine Dotierstoffkonzentration, die für die Top-Gate-Elektrode 4 vorgesehen ist und im Bereich der Öffnungen eine Umdotierung der Kanalwanne 3, womit eine elektrische Verbindung in Halbleitermaterial desselben Vorzeichens der Leitfähigkeit zwischen der Top-Gate-Elektrode 4 und der Bottom-Gate-Elektrode 2 hergestellt wird. Die aus der Umdotierung resultierende Nettodotierung ergibt die elektrisch leitende Verbindung in vertikaler Richtung, das heißt, senkrecht zur Oberseite des Substrates, mit der die Top-Gate-Elektrode und die Bottom-Gate-Elektrode unterhalb der Gate-Anschlussbereiche 9 in Halbleitermaterial miteinander verbunden sind, wie das in den 5 und 6 dargestellt ist.A preferred manufacturing method of the second embodiment of the JFET provides that after the formation of the channel well 3 in the doped region of the bottom gate electrode 2 and the production of a topside insulation area 8th of electrically insulating material provided with openings, an implantation of dopant for electrical conductivity of the top gate electrode is introduced. Because of the shielding effect of the isolation area 8th results with a suitable choice of the implantation dose below the isolation range 8th a dopant concentration for the top gate electrode 4 is provided and in the region of the openings, a re-doping of the channel well 3 in which an electrical connection in semiconductor material has the same sign of conductivity between the top-gate electrode 4 and the bottom gate electrode 2 will be produced. The net doping resulting from the re-doping results in the electrically conductive connection in the vertical direction, that is, perpendicular to the top of the substrate, with which the top gate electrode and the bottom gate electrode below the gate terminal regions 9 are interconnected in semiconductor material, as in the 5 and 6 is shown.

11: Substratsubstratum
22: Bottom-Gate-ElektrodeBottom gate electrode
33: Kanalwannetrough
44: Top-Gate-ElektrodeTop gate electrode
55: Source-/Drain-BereichSource / drain region
66: n⁺-Anschlussbereichn ⁺ connection area
77: p⁺-Anschlussbereichp ⁺ connection area
88th: IsolationsbereichQuarantine
99: Gate-AnschlussbereichGate terminal region
1010: Implantationsstreifenimplantation strips

Claims

JFET with a substrate ( 1 ) having a doped region of a first conductivity type, which is formed by a basic doping or a doped well, a bottom-gate electrode (US Pat. 2 ) formed by a doped region of an opposite second conductivity type in the doped region of the first conductivity type, a channel well (US Pat. 3 ) of the first conductivity type above the bottom-gate electrode ( 2 ) a top gate electrode ( 4 ), which pass through a doped region of the second conductivity type above the channel well ( 3 ), characterized in that the top gate electrode ( 4 ) and the bottom gate electrode ( 2 ) are electrically conductively connected to one another in semiconductor material.

JFET according to claim 1, wherein the top gate electrode ( 4 ) has a dopant profile, which by an implantation through a top side arranged isolation region ( 8th ) is set through.

JFET according to Claim 1 or 2, in which a highly doped connection region ( 6 ) at the bottom-gate electrode ( 2 ) which is connected to the doped region of the top-gate electrode ( 4 ) adjoins.

A JFET according to claim 1 or 2, wherein a plurality of gate terminal regions (FIG. 9 ) and the doped region of the top gate electrode ( 4 ) and the doped region of the bottom-gate electrode ( 2 ) below the gate connection areas ( 9 ) are connected by semiconductor material of the same sign of conductivity.

JFET according to one of claims 1 to 4, wherein the first conductivity type p line and the second conductivity type n line is.

JFET according to one of claims 1 to 4, wherein the first conductivity type n-line and the second conductivity type p-line is.

A JFET according to any one of claims 1 to 6, wherein a plurality of strip-shaped Areas as source, top gate and drain are provided in a periodic order section by section successive drain, top gate, source and top gate are arranged.

Method for producing a JFET with a substrate ( 1 ) having a doped region of a first conductivity type, which is formed by a basic doping or a doped well, a bottom-gate electrode (US Pat. 2 ) formed by a doped region of an opposite second conductivity type in the doped region of the first conductivity type, a channel well (US Pat. 3 ) of the first conductivity type above the bottom-gate electrode ( 2 ), a top gate electrode ( 4 ), which pass through a doped region of the second conductivity type above the channel well ( 3 ), characterized in that in the region of an intended top gate electrode an upper-side isolation region ( 8th ) is made of an electrically insulating material and the top gate electrode ( 4 ) is made by implanting dopant through this electrically insulating material.

Method according to Claim 8, in which, for the formation of the bottom-gate electrode, an implantation of dopant in strip-shaped regions ( 10 ) predetermined width and predetermined distance and in a subsequent thermal diffusion, an intended dopant profile and a predetermined dopant concentration can be adjusted.

The method of claim 9, wherein by the choice the strip-shaped Ranges and the implantation dose the threshold voltage as intended is set.

Method according to one of Claims 8 to 10, in which a highly doped connection region ( 6 ) of the bottom-gate electrode and the top-gate electrode ( 4 ) is implanted so that the doped region of the top-gate electrode ( 4 ) to this connection area ( 6 ) adjoins.

Method according to one of claims 8 to 10, wherein after the formation of the channel well ( 3 ) in the doped region of the bottom-gate electrode ( 2 ) and the production of a topside isolation area ( 8th ), which is provided with openings, an implantation of dopant for electrical conductivity of the top-gate electrode is introduced, so that below the isolation region ( 8th ) a dopant concentration is set, which for the top-gate electrode ( 4 ) is provided and in the region of the openings, a re-doping of the channel tray ( 3 ), whereby an electrical connection in semiconductor material of the same sign of the conductivity between the top-gate electrode ( 4 ) and the bottom-gate electrode ( 2 ) will be produced.