NL7905797A - MEMORY ADDRESS SWITCHING. - Google Patents
MEMORY ADDRESS SWITCHING. Download PDFInfo
- Publication number
- NL7905797A NL7905797A NL7905797A NL7905797A NL7905797A NL 7905797 A NL7905797 A NL 7905797A NL 7905797 A NL7905797 A NL 7905797A NL 7905797 A NL7905797 A NL 7905797A NL 7905797 A NL7905797 A NL 7905797A
- Authority
- NL
- Netherlands
- Prior art keywords
- memory
- address
- output
- counter
- clock pulse
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Circuits Of Receivers In General (AREA)
- Pulse Circuits (AREA)
- Communication Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
....... >.......>
Ca/Sch/eh/10 31 VCa / Sch / eh / 10 31 V.
**
Sony Corporation (Sony Kabushiki Kaisha) te Tokio, Japan "geheugenadresaftastschakeling"Sony Corporation (Sony Kabushiki Kaisha) in Tokyo, Japan "memory address sensing circuit"
De uitvinding heeft betrekking op een geheugenadresaftastschakeling en in het bijzonder op een dergelijke schakeling met verkorte aftasttijd.The invention relates to a memory address scanning circuit and in particular to such a circuit with shortened scanning time.
In een gebruikelijke FM-stereo-afstemeenheid met 5 een fasevergrendelde lus 'is in het algemeen een geheugenscha-keling aanwezig voor opslag van een code, corresponderend met een bepaald omroepstation.In a conventional phase-locked loop FM stereo tuner, there is generally a memory circuit for storing a code corresponding to a particular broadcasting station.
In het algemeen zijn in de geheugenschakeling adresgetallen toegewezen aan digitale codes, corresponderend met 10 ongeveer 6 tot 8 omroepstations, en de digitale codes worden ingelezen en in- en uitgelezen uit de geheugenschakeling door gebruikmaking van hun adresgetallen. In het algemeen wordt voor het designeren van een adresgetal in het geheugen een adresteller toegepast en de telwaarde daarvan verandert elk 15 vooraf bepaald interval met één stap door toevoer van een klokpuls. Wanneer de adresteller wordt afgetast door de klok-puls is dié aftasttijd noodzakelijk, die een geheel veelvoud vormt van de periode van de klokpuls (die in het algemeen 4 tot 5 seconden dient te bedragen voor het vaststellen van 20 een gekozen omroepstation) maal het aantal vooringestelde omroepstations.Generally, in the memory circuit, address numbers are assigned to digital codes, corresponding to about 6 to 8 broadcast stations, and the digital codes are read in and out of the memory circuit using their address numbers. Generally, an address counter is used to design an address number in the memory, and its count value changes each predetermined interval by one step by applying a clock pulse. When the address counter is scanned by the clock pulse, that scan time is necessary, which is an integer multiple of the clock pulse period (which should generally be 4 to 5 seconds to determine a selected broadcast station) times the number preset broadcast stations.
Op deze wijze wordt de voor het kiezen van een omroepstation noodzakelijke tijd lang.In this way, the time necessary to select a broadcasting station becomes long.
Daarom stelt de uitvinding zich ten doel, een nieuwe 25 geheugenadresaftastschakeling te verschaffen, die vrij is van het genoemde gebrek van de bekende schakeling.It is therefore an object of the invention to provide a new memory address sensing circuit which is free from the aforementioned defect of the known circuit.
Een ander doel van de uitvinding is het verschaffen van een geheugenadresaftastschakeling, waarin van de klokpulsen gescheiden besturingspulsen voor het besturen van een geheugen-30 adresteller aan deze geheugenadresteller wordt toegevoerd.Another object of the invention is to provide a memory address sensing circuit in which control pulses separated from the clock pulses for controlling a memory address counter are supplied to this memory address counter.
Volgens een aspect van de onderhavige uitvinding wordt een geheugenadresaftastschakeling verschaft, die omvat: een klokpulsoscillator, een adresteller, waaraan het uitgangs- 7905797 -2- ,-v -t pulssignaal van de klokpulsoscillator wordt toegevoerd, een geheugenschakeling, waaraan het uitgangssignaal van de adresteller wordt toegevoerd voor het besturen van het adres van de geheugenschakeling, een aftastbesturingsschakeling, die 5 met de klokpulsoscillator is verbonden voor het aan/uit-be-sturen van het uitgangssignaal van de klokpulsoscillator, en een met de adresteller verbonden, verdere afzonderlijke aftastbesturingsschakeling voor het stapsgewijze verschuiven van de telwaarde van de adresteller.In accordance with an aspect of the present invention there is provided a memory address sensing circuit comprising: a clock pulse oscillator, an address counter to which the output 7905797 -2-, -v-t pulse signal of the clock pulse oscillator is applied, a memory circuit to which the output signal of the address counter is supplied to control the address of the memory circuit, a scan control circuit connected to the clock pulse oscillator for on / off control of the output signal of the clock pulse oscillator, and a further separate scan control circuit connected to the address counter incremental shifting of the counter value of the address counter.
. . 10 De uitvinding zal nu worden toegelicht aan de hand van de tekening.. Hierin tonen: figuur 1 een blokschema van een uitvoeringsvoor-beeld van een gebruikelijke geheugenadresaftastschakeling; figuur 2 een blokschema van een uitvoeringsvoorbeeld 15 van een geheugenadresaftastschakeling volgens de uitvinding; en figuur 3 een blokschema. van een ander uitvoerings-voorbeeld van de uitvinding.. . The invention will now be elucidated with reference to the drawing. Herein: figure 1 shows a block diagram of an exemplary embodiment of a conventional memory address scanning circuit; Figure 2 shows a block diagram of an exemplary embodiment of a memory address scanning circuit according to the invention; and Figure 3 is a block diagram. of another exemplary embodiment of the invention.
Tot recht begrip van de onderhavige uitvinding zal nu onder verwijzing naar figuur 1, voorafgaande aan de be-20 schrijving van de uitvinding, een- voorbeeld van een gebruikelijke geheugenadresaftastschakeling worden beschreven. In figuur 1 duidt het verwijzingsgetal 1 een geheugen aan voor opslag van gegevens, bijvoorbeeld een ontvangen frequentie, in bijvoorbeeld een afstemeenheid van een stereo-ontvanger, een 25 insteltijd van een bij de ontvanger behorende tijdbepalings-eenheid of dergelijke, die bijvoorbeeld bestaat uit een RAM (geheugen van het ononderbroken, toegankelijke type), een ROM (een geheugen van het uitsluitend uitleesbare type), een MNOS-transistoren, of dergelijke. Wanneer een van een inlees-30 en uitlees (W/R) -besturingsschakeling 2 afkomstig uitleesbe-sturingssignaal en een van een adresregister 3 afkomstig adres-besturingssignaal aan het geheugen 1 worden toegevoerd, worden de in het geheugen 1 opgeslagen gegevens overgedragen naar een gegevensregister 4, de gegevensinhoud waarvan wordt toegevoerd 35 aan een presentatie-eenheid 5 en daarop gepresenteerd. Aan het adresregister 3 wordt een van een adresteller 12 afkomstig, 3-bits adresbesturingssignaal, bijvoorbeeld vanaf "000" tot "111" toegevoerd. Dit adresbesturingssignaal wordt op de 7905797 -3- volgende wijze verkregen. Wanneer een bedieningsschakelaar of geheugenaftastschakelaar 6 wordt ingedrukt of gesloten, wordt een over een weerstand 8 verschijnende spanning aan een 0F-poort 9 toegevoerd, aan welke weerstand 8 via de schakelaar 6 5 een van een voedingseenheid 7, bijvoorbeeld een gelijkspan-ningsbron, afkomstige spanning wordt toegevoerd. Het uitgangssignaal van de OF-poort 9 wordt als terugstelsignaal toegevoerd aan de terugstelaansluiting R van de adresteller 12, zodat de adresteller 12 wordt teruggesteld en zijn 3-bits 10 uitgangssignaal de waarde "000" verkrijgt. Tegelijkertijd wordt de spanning over de weerstand 8, die is verkregen door het indrukken van de geheugenaftastschakelaar 6, aan de stel-aansluiting S van een R-S-flip-flop 13 toegevoerd. Het uitgangssignaal daarvan wordt toegevoerd aan een klokpulsgene-15 rator of oscillator 14, het uitgangssignaal waarvan aan de klokingangsaans lui ting C van een vooraf instelbare teller 15 wordt toegevoerd. Aangezien de spanning, die over de weerstand 8 komt te staan bij het sluiten van de schakelaar 6, aan de ene ingangsaansluiting van een OF-poort 2Ó wordt toege-20 voerd, het uitgangssignaal waarvan wordt toegevoerd aan de terugstelaansluiting R van de vooraf instelbare- teller 15, wordt deze vooraf instelbare teller 15 in zijn teruggestelde toestand gebracht. De werking van de vooraf instelbare teller 15 wordt gedurende een vooraf bepaalde waarde vertraagd, welke 25 waarde wordt bepaald door de steltoestand van de daarmee verbonden aansluitingen 16, bijvoorbeeld ongeveer 4 tot 5 seconden (in de praktijk wordt de vertragingstijd bepaald door de instelling N van een N-traps teller), en het vertraagde uitgangssignaal van de teller 15 wordt aan de klokingangs-30 aansluiting C van de adres teller 12 toegevoerd. Als reactie op dit kloksignaal voert de adresteller 12 sequentieel de adres-gegevenssignalen van 3 bits toe aan het adresregister 3, waarna het adressignaal vanaf het adresregister 3 aan het geheugen 1 wordt toegevoerd. Wanneer inmiddels de geheugenaftastschake-35 laar 6 wordt ingedrukt, wordt een besturingssignaal aan de inlees/uitleesbesturingsschakeling 2 toegevoerd. Dan wordt ^^i^jï^t^^s^esturingssignaal door deze schakeling 2 aan het V. · % -4- 4 geheugen 1 toegevoerd. Door deze bewerking worden de gegevens-signalen, bijvoorbeeld de door de FM-stereo-ontvanger ontvangen frequentie, tijdbepalingseenheidsinsteltijd enzovoorts, die op bekende wijze in het geheugen 1 zijn ingelezen, via het gege-5 vensregister 4 toegevoerd aan de presentatie-eenheid 5 en daardoor sequentieel gepresenteerd.To properly understand the present invention, an example of a conventional memory address sensing circuit will now be described with reference to Figure 1, prior to the description of the invention. In Fig. 1, reference numeral 1 designates a memory for storing data, for example a received frequency, in a tuner of a stereo receiver, a set-up time of a timing unit associated with the receiver or the like, which for example consists of a RAM (uninterrupted, accessible type memory), a ROM (an exclusively readable type memory), an MNOS transistors, or the like. When a read-out control signal from a read-in 30 and read-out (W / R) control circuit 2 and an address control signal from an address register 3 are supplied to the memory 1, the data stored in the memory 1 is transferred to a data register 4, the data content of which is supplied 35 to a presentation unit 5 and presented thereon. The address register 3 is supplied with a 3-bit address control signal from an address counter 12, for example from "000" to "111". This address control signal is obtained in the following manner 7905797-3. When an operating switch or memory scanning switch 6 is pressed or closed, a voltage appearing over a resistor 8 is applied to an 0F gate 9, to which resistor 8 via the switch 6 a voltage from a power supply unit 7, for example a DC voltage source is supplied. The output of the OR gate 9 is applied as a reset signal to the reset terminal R of the address counter 12, so that the address counter 12 is reset and its 3-bit output signal obtains the value "000". At the same time, the voltage across the resistor 8 obtained by pressing the memory sense switch 6 is applied to the set terminal S of an R-S flip-flop 13. Its output signal is applied to a clock pulse generator or oscillator 14, the output signal of which is supplied to the clock input terminal C of a pre-settable counter 15. Since the voltage applied across the resistor 8 when the switch 6 is closed is applied to one input terminal of an OR gate 20, the output signal of which is applied to the reset terminal R of the preset counter 15, this presettable counter 15 is brought into its reset state. The operation of the preset counter 15 is delayed for a predetermined value, which value is determined by the setting state of the associated terminals 16, for example about 4 to 5 seconds (in practice, the delay time is determined by the setting N of an N-stage counter), and the delayed output from the counter 15 is applied to the clock input terminal C of the address counter 12. In response to this clock signal, the address counter 12 sequentially supplies the 3-bit address data signals to the address register 3, whereafter the address signal is supplied from the address register 3 to the memory 1. When the memory scan switch 6 is now pressed, a control signal is applied to the read-in / read-out control circuit 2. Then ^ ^ i ^ j ^ ^ ^ ^ s ^ control signal is supplied by this circuit 2 to the V.% -4-4 memory 1. By this operation, the data signals, for example, the frequency received by the FM stereo receiver, timing unit adjustment time, etc., which have been read in the memory 1 in a known manner, are supplied via the data register 4 to the display unit 5 and therefore presented sequentially.
Wanneer vervolgens een aftastingonderbrekingsschakelaar 17 wordt ingedrukt of gesloten, wordt een over een weerstand 19 staande spanning toegevoerd aan een terugstelaanslui-10 ting R van de R-S flip-flop 13, welke weerstand via de gesloten schakelaar.17 is parallel geschakeld aan een voedings-spanningseenheid 18, bijvoorbeeld een gelijkspanningsbron.Then, when a scan interrupt switch 17 is pressed or closed, a voltage across a resistor 19 is applied to a reset terminal R of the RS flip-flop 13, which resistor is connected in parallel to a power supply unit via the closed switch.17 18, for example a DC voltage source.
Op deze wijze wordt de R-S flip-flop 13 in zijn terugstel-toestand gebracht. Daardoor wordt de toevoer van klokpulsen 15 aan de teller 15 door de klokpulsoscillator 14 onderbroken. Wanneer inmiddels het uitgangssignaal van de adresteller 12 de waarde "111" verkrijgt, wordt een terugstelsignaal via een EN-poort 10 toegevoerd aan de terugstelaanslui ting R van de teller 12 en aan de OF-poort 9, waardoor de teller 12 wordt 20 teruggesteld in zijn uitgangstoestand met de waarde ”000".In this manner, the R-S flip-flop 13 is brought into its reset state. Therefore, the supply of clock pulses 15 to the counter 15 by the clock pulse oscillator 14 is interrupted. In the meantime, when the output of the address counter 12 obtains the value "111", a reset signal is applied via an AND gate 10 to the reset terminal R of the counter 12 and to the OR gate 9, whereby the counter 12 is reset in its initial state with the value "000".
Wanneer de teller 15 omhoog telt tot een vooraf bepaalde, vooraf ingestelde waarde, wordt eveneens via de OF-poort 20 een van zijn uitgangsaansluiting afkomstig terugstelsignaal toegevoerd aan zijn terugstelaansluiting R. Daardoor wordt de 25 vooraf instelbare teller 15 teruggesteld en keert terug tot zijn uitgangspositie.When the counter 15 counts up to a predetermined preset value, a reset signal from its output terminal 20 is also applied to its reset terminal R through OR gate 20, thereby resetting the preset 15 counter and returning to its starting position. .
Bij de boven beschreven gebruikelijke geheugenadres-aftastschakeling begint het uitgangssignaal van de adresteller 12, elk moment waarop de als bedieningsschakelaar dienst 30 doende geheugenaftastschakelaar 6 wordt ingedrukt, bij de waarde "000" en begint het aftasten in het geheugen 1 bij een eerste adres, corresponderend met de waarde "000" en gaat elke 4 tot 5 seconden éën stap voorwaarts. Op deze wijze wordt het in het geheugen 1 opgeslagen gegevenssignaal nabij het eerste 35 adres betrekkelijk snel uitgelezen, maar kan het in het geheugen 1 in de buurt van het laatste adres opgeslagen gegevens- 7905797 -5- Μ signaal niet snel worden uitgelezen. Hier doet zich derhalve het gebrek voor, dat er lange tijd verstrijkt, voordat het in het geheugen 1 opgeslagen gegevenssignaal kan worden uitgelezen in overeenstemming met het daarin opgeslagen adres.In the above-described conventional memory address sensing circuit, the output of the address counter 12 begins each time the memory sensing switch 6 serving as the operating switch 30 is pressed at the value "000" and the sensing in the memory 1 begins at a first address, correspondingly with the value "000" and moves forward one step every 4 to 5 seconds. In this manner, the data signal stored in memory 1 near the first address is read relatively quickly, but the data signal stored in memory 1 near the last address cannot be read out quickly. Here, therefore, there is a lack of time that elapses before the data signal stored in the memory 1 can be read in accordance with the address stored therein.
5 Verder doet zich het gebrek voor, dat, aangezien sequentieel overbodige adressen worden afgetast, overbodige presentaties optreden.Furthermore, the lack arises that, since redundant addresses are scanned sequentially, redundant presentations occur.
De onderhavige uitvinding is in staat· tot het snel en positief uitvoeren van de geheugenaftastbewerking en even- 10 eens tot het snel en onder toepassing van een eenvoudige scha- « keling uitlezen van de met verschillende adressen in een geheugen opgeslagen gegevenssignalen.The present invention is capable of performing the memory scan operation quickly and positively and also reading the data signals stored in a memory with different addresses quickly and using a simple circuit.
Een voorbeeld van de uitvinding met het bovengenoemde kenmerk zal nu worden beschreven aan de hand van figuur 2, 15 waarin onderdelen en elementen, die corresponderen met dié van figuur 1, met dezelfde verwijzingen zijn aangeduid, terwijl hun beschrijving achterwege zal worden gelaten.An example of the invention having the above feature will now be described with reference to Figure 2, in which parts and elements corresponding to that of Figure 1 are indicated with the same references, while their description will be omitted.
In figuur 2 verwijst het getal 21 naar een geheugen-aftastsignaalgenerator, omvattende een bedieningsschakelaar 20 6, een voedingsbron 7 en een weerstand 8. Wanneer de als ge- heugenaftastschakelaar dienst doende bedieningsschakelaar 6 wordt ingedrukt of gesloten, wordt de over de weerstand 8 verschijnende spanning als geheugenaftastsignaal toegevoerd aan een geheugenaftastbesturingsschakeling 22, die in hoofdzaak 25 bestaat uit de R-S flip-flop 13, de klokpulsgenerator of -oscillator 14, de vooraf instelbare teller 15 en de OP-poorten 20 en 23. Wanneer het geheugenaftastsignaal als stelsignaal wordt toegevóerd aan de stelaansluiting S van de R-S flip-flop 13, wordt het uitgangssignaal daarvan als aandrijfsignaal 30 toegevoerd aan de klokpulsoscillator 14. Op deze wijze voert deze generator 14 het klokpulssignaal via de kïokingangsaan-sluiting C aan de vooraf instelbare teller 15 toe. Door de toestand van de aansluitingen 16 wordt bepaald, of de vooraf instelbare teller 15 al dan niet dienst doet als N-traps teller. 35 Het van de klokpulsgenerator 14 afkomstige klokpulssignaal wordt in de vooraf instelbare teller 15 met een vooraf bepaald bedrag, bijvoorbeeld 4-5 seconden, vertraagd. Vooraf- 7905797 1 » % -6- gaand aan de telbewerking door de teller 15 wordt de voorafbepaalde spanning aan ëén van de ingangsaansluitingen van de OF-poort 20 toegevoerd door het indrukken van de bedienings-schakelaar 6 en het uitgangssignaal van de OF-poort 20 wordt 5 aan de terugstelaansluiting R van de teller 15 toegevoerd om deze in zijn teruggestelde toestand te brengén. Wanneer de telbewerking van de teller 15 voorbij is, wordt het uitgangssignaal daarvan via de OF-poort 20 aan de terugstelaansluiting R van de teller toegevoerd, waardoor deze in zijn terugge-10 stelde toestand wordt gebracht. De uitgangsspanning van de geheugenaftastsignaalgenerator 21 en het klokpulssignaal, dat door de vooraf instelbare teller 15 is vertraagd, worden beide aan de OF-poort 23 toegevoerd en wel aan beide ingangs-aansluitingen daarvan, terwijl het uitgangssignaal van de . 15 poort 23 aan de klokaansluiting C van de adresteller 12 wordt toegevoerd. Daardoor begint de adresteller 12 met zijn telbewerking en het 3-bits uitgangssignaal daarvan wordt als adres-besturingssignaal toegevoerd aan het adresregister 3 en eveneens aan een gegevensregister 25. Het gegevenssignaal van het 20 gegevensregister 25 wordt toegevoerd aan een adresindicatie-schakeling 26, zodanig, dat het adres van het gegevenssignaal wordt, gepresenteerd op de adresindicator 26.In Figure 2, the number 21 refers to a memory sense signal generator comprising an operation switch 20 6, a power source 7, and a resistor 8. When the operation switch 6 serving as the memory sense switch 6 is pressed or closed, the voltage appearing across the resistor 8 supplied as a memory scan signal to a memory scan control circuit 22, which mainly consists of the RS flip-flop 13, the clock pulse generator or oscillator 14, the presettable counter 15 and the OP gates 20 and 23. When the memory scan signal is supplied as a control signal the adjusting terminal S of the RS flip-flop 13, the output signal thereof is applied as a driving signal 30 to the clock pulse oscillator 14. In this way, this generator 14 supplies the clock pulse signal via the chin input terminal C to the preset counter 15. The state of the connections 16 determines whether or not the presettable counter 15 serves as an N-stage counter. The clock pulse signal from the clock pulse generator 14 is delayed in the preset counter 15 by a predetermined amount, for example 4-5 seconds. Before the counting operation by the counter 15, the predetermined voltage is applied to one of the input terminals of the OR gate 20 by pressing the operation switch 6 and the output signal of the OR gate 20 is applied to the reset terminal R of the counter 15 to bring it into its reset state. When the counting operation of the counter 15 is over, its output signal is applied through the OR gate 20 to the reset terminal R of the counter, thereby bringing it into its reset state. The output voltage of the memory scan signal generator 21 and the clock pulse signal delayed by the presettable counter 15 are both applied to the OR gate 23, and both input terminals thereof, while the output signal of the. Port 23 is supplied to the clock terminal C of the address counter 12. Thereby, the address counter 12 starts its counting operation and its 3-bit output signal is supplied as an address control signal to the address register 3 and also to a data register 25. The data signal of the data register 25 is supplied to an address indicating circuit 26, such as that the address of the data signal is presented on the address indicator 26.
Wanneer inmiddels de telfunctie van de adresteller 12 is gevuld en het.3-bits. uitgangssignaal daarvan de waarde 25 ”111" verkrijgt, wordt het terugstelsignaal via de EN-poort 10 vanaf zijn uitgangsaansluiting aan de terugstelaansluiting R van de adrestelIer 12 toegevoerd. Daardoor wordt de adresteller 12 in zijn teruggestelde toestand gebracht.When the counting function of the address counter 12 has now been filled and the 3-bit. the output signal thereof acquires the value 25 "111", the reset signal is applied via the AND gate 10 from its output terminal to the reset terminal R of the address counter 12. This causes the address counter 12 to be reset.
Het adresregister 3 voert het adressignaal aan het 30 geheugen 1 toe als reactie op het van de adresteller 12 afkomstige adressignaal, terwijl de inlees/uitlees-besturings-schakeling 12 het uitleesbesturingssignaal aan het geheugen 1 toevoert.Op deze wijze worden de opgeslagen geheugensignalen of de inhoüd van het geheugen sequentieel via het gegevens-35 register 4 aan de presentatie-eenheid 5 toegevoerd, zodanig, dat de frequentie, de tijd, enzovoorts, door de presentatie-eenheid worden weergegeven, op dezelfde wijze als bij het voor- 7905797 > -7- beeld van de stand der techniek volgens figuur 1.The address register 3 supplies the address signal to the memory 1 in response to the address signal from the address counter 12, while the read / read control circuit 12 supplies the read control signal to the memory 1. In this way, the stored memory signals or the contents of the memory are applied sequentially through the data register 4 to the display unit 5 such that the frequency, time, etc., are displayed by the display unit in the same manner as for the pre-7905797> - 7- picture of the prior art according to figure 1.
Indien bij het uitvoeringsvoorbeeld van de uitvinding volgens figuur 2 de bedieningsschakelaar 6 opnieuw wordt ingedrukt gedurende de geheugenaftastbewerking, wordt 5 het van de geheugenaftastsignaalgenerator 21 afkomstige signaal via de OF-poort 23 aan de klokaansluiting C van de adresteller 12 toegevoerd. Daardoor telt de adresteller 12 omhoog. Dat wil zeggen dat, op elk moment, waarop de bedieningsschakelaar· 6 naar beneden wordt gedrukt, de inhoud aan 10 gegevenssignalen van het geheugen- 1 wordt uitgelezen, onge-acht de werking van de teller 15, zodat de in het geheugen 1 opgeslagen inhoud. onmiddellijk kan worden bepaald.In the exemplary embodiment of the invention shown in Figure 2, if the operation switch 6 is pressed again during the memory scan operation, the signal from the memory scan signal generator 21 is supplied via the OR gate 23 to the clock terminal C of the address counter 12. Therefore, the address counter 12 counts up. That is, at any time when the operation switch 6 is pressed down, the contents of 10 data signals from the memory 1 are read, regardless of the operation of the counter 15, so that the contents stored in the memory 1 . can be determined immediately.
Indien het gewenst is, dat de presentatie van de in het geheugen 1 opgeslagen gegevens op de presentatie-een-15 heid 5 wordt onderbroken, is het voldoende, dat de onderbre-kingsschakelaar 17 wordt ingedrukt, waardoor de spanning over de weerstand 19 wordt toegevoerd aan de terugstelaansluiting R van de R-S flip-flop 13, waardoor deze in zijn teruggestelde toestand raakt. Indien dus de onderbrekingsschakelaar 17 wordt 20 ingedrukt, stopt de klokgenerator 14 met het opwekken van het klokpulssignaal, waardoor daarvandaan geen klosignaal aan de adresteller 12 wordt toegevoerd.If it is desired that the presentation of the data stored in the memory 1 on the presentation unit 5 be interrupted, it is sufficient that the interrupt switch 17 is pressed, thereby supplying the voltage across the resistor 19 to the reset terminal R of the RS flip-flop 13, causing it to return to its reset state. Thus, if the interrupt switch 17 is pressed, the clock generator 14 stops generating the clock pulse signal, so that no spool signal is supplied therefrom to the address counter 12.
Figuur 3 toont een blokschema van een ander uitvoeringsvoorbeeld van <fe uitvinding, waarbij dezelfe verwij-25 zingsgetallen als bij de figuren 1 en 2 verwijzen naar dezelfde onderdelen of elementen; de beschrijving van deze onderdelen of elementen zal achterwege worden gelaten.Figure 3 shows a block diagram of another exemplary embodiment of the invention, in which the same reference numbers as in Figures 1 and 2 refer to the same parts or elements; the description of these parts or elements will be omitted.
In het uitvoeringsvoorbeeld volgens figuur 3 wordt het van het geheugen 1 afkomstige gegevenssignaal sequentieel 30 via het gegevensregister 4 aan een register 36 toegevoerd.In the exemplary embodiment shown in Figure 3, the data signal from memory 1 is sequentially fed via data register 4 to register 36.
Het uitgangssignaal daarvan wordt toegevoerd aan een bestu-ringsuitgangsschakeling 24, die bestaat uit de programmeerbare teller van een (niet getekende) frequentievormer met fasever-grendelde lus enzovoorts, en eveneens aan de presentatie-een-35 heid 5. Aan het register 36 wordt, behalve het uitgangssignaal van het gegevensregister 4, voor besturing het uitgangssignaal van een omhoog/omlaag-besturingsschakeling 37 toegevoerd.Its output is applied to a control output circuit 24, which consists of the programmable counter of a phase locked loop frequency converter (not shown), and also to the display unit 5. At the register 36, in addition to the output signal of the data register 4, the output signal of an up / down control circuit 37 is supplied for control.
7905797 ff *v -8-7905797 ff * v -8-
Deze schakeling 37 wordt op zijn beurt bestuurd door een omhoog/omlaag-besturingsschakelaar 31.This circuit 37 is in turn controlled by an up / down control switch 31.
Wanneer bij het uitvoeringsvoorbeeld van de uitvinding volgens figuur 3 de bedieningsschakelaar of geheugen-5 aftastschakelaar 6 wordt ingedrukt, wordt de spanning over de weerstand 8 als signaal met de waarde "1" toegevoerd aan de stelaansluiting S van de R-S flip-flop 13. Op deze wijze wordt het uitgangssignaal 'T' van de R-S flip-flop 13 aan de klokgenerator 14 toegevoerd. Derhalve geeft deze generator 10 14 het kloksignaal af aan de klokingangsaansluiting C van de vooraf instelbare teller 15. Het klokpulssignaal wordt in de teller 15 met het vooraf bepaalde bedrag vertraagd en vervolgens als het signaal "1" toegevoerd aan de ene ingangs-aansluiting van de 'OF-poort 23. Het uitgangssignaal "1" van 15 de OF-poort 23 wordt toegevoerd aan de klokingangsaansluiting C van de adrestellér 12 en het 3-bits uitgangssignaal van de adresteller 12 wordt vervolgens als adresbesturingssignaal toegevoerd aan het adresregister 3 en eveneens aan de gegevens-registerschakeling'25. Het uitgangssignaal daarvan wordt toe-20 gevoerd aan de adresindicatie 26, waar het van een adresaanduiding wordt voorzien.In the exemplary embodiment of the invention shown in FIG. 3, when the operating switch or memory-5 sensing switch 6 is pressed, the voltage across the resistor 8 is applied as a signal of the value "1" to the setting terminal S of the RS flip-flop 13. in this way, the output signal "T" of the RS flip-flop 13 is applied to the clock generator 14. Therefore, this generator 10 14 outputs the clock signal to the clock input terminal C of the presettable counter 15. The clock pulse signal is delayed in the counter 15 by the predetermined amount and then applied as the signal "1" to the one input terminal of the OR gate 23. The output "1" of the OR gate 23 is applied to the clock input terminal C of the address counter 12, and the 3-bit output of the address counter 12 is then applied as an address control signal to the address register 3 and also to the data register circuit 25. Its output is applied to the address indication 26, where it is provided with an address indication.
Tussen eèn voedingseenheid 32, bijvoorbeeld een ge-lijkspanningsbron, en de omhoog/omlaag-besturingsschakeling 37 is een omhoog/omlaag-besturingsschakelaar 31 aanwezig voor 25 het besturen van de gegevens van het register 36 en een weerstand 33 is via de schakelaar 31 parallel geschakeld met de voedingseenheid 32. Wanneer de schakelaar 31 wordt ingedrukt of gesloten, wordt de spanning over de weerstand 33 toegevoerd aan de omhoog/omlaag-besturingsschakeÜng 37, aan een terug-30 stelaansluitring R van een R-S flip-flop 34, via een OF-poort 35 aan de terugstelaansluiting R van de R-S flip-flop 13, en via de OF-poort 19 aan de terugstelaansluiting R van de adresteller 12. Op deze wijze wordt de toevoer van kloksignaleh door de geheugenaftastbesturingsschakeling 22 aan de OF-poort 35 23 onderbroken, zodat het aftasten van het geheugen 1 wordt gestopt. Wanneer de omhoog/omlaag-besturingsschakelaar 31 wordt ingedrukt, wordt de adresindicatie op de adresindicator 7905797 -9- 26 zinloos. Daarom wordt op dit moment de R-S flip-flop 34 teruggesteld en wordt zijn uitgangssignaal toegevoerd aan het gegevensregister 25, zodat het op de adresindicator 26 aangeduide adres wordt teruggesteld. Wanneer de geheugenaftastscha-5 kelaar 36 wordt ingedrukt, ontvangt de R-S flip-flop 33 het stelsignaal aan zijn stelingangsaansluiting S. Derhalve is gewoonlijk het gegevensregister 25 in zijn werkzame toestand en wordt het adres, dat bestaat uit het uitgangssignaal van de adresteller 12, op de adresindicator 26 weergegeven.Between a power supply unit 32, for example a DC voltage source, and the up / down control circuit 37, an up / down control switch 31 is provided for controlling the data of the register 36 and a resistor 33 is connected in parallel via the switch 31 with the power supply unit 32. When the switch 31 is pressed or closed, the voltage across the resistor 33 is applied to the up / down control circuit 37, to a reset terminal R of an RS flip-flop 34, via an OR- gate 35 to the reset terminal R of the RS flip-flop 13, and through the OR gate 19 to the reset terminal R of the address counter 12. In this way, the supply of clock signals by the memory scan control circuit 22 to the OR gate 35 23 is interrupted , so that the scanning of the memory 1 is stopped. When the up / down control switch 31 is pressed, the address indication on the address indicator 7905797 -9- 26 becomes meaningless. Therefore, at this time, the R-S flip-flop 34 is reset and its output signal is applied to the data register 25, so that the address indicated on the address indicator 26 is reset. When the memory scan switch 36 is depressed, the RS flip-flop 33 receives the set signal at its set input terminal S. Thus, usually, the data register 25 is in its operating state and the address consisting of the output signal of the address counter 12 becomes the address indicator 26 is displayed.
10 Wanneer in de boven genoemde toestand de als be- dieningsschakelaar dienst doende geheugenaftastschakelaar 6 is ingedrukt, evenals in het boven genoemde geval, worden het van de geheugenaftastbesturingsschakeling 22 afkomstige klok-signaal en het van de geheugenaftastsignaalgenerator 21 af-15 komstige geheugenaftastsignaal via de OF-poort 23 aan de adresteller 12 toegevoerd. Op deze wijze start het aftasten van het geheugen 1 sequentieel vanaf het eerste adres, corresponderend met het uitgangssignaal "000" van de adresteller 12. Indien de geheugenaftastschakelaar 6 opnieuw wordt ingedrukt, wordt 20 het volgende adres gedesigneerd en worden derhalve de in het geheugen 1 opgeslagen gegevenssignalen snel sequentieel gepresenteerd op de presentatie-eenheid 5.In the above-mentioned state, when the memory scan switch 6 serving as the operating switch is pressed, as in the above-mentioned case, the clock signal from the memory scan control circuit 22 and the memory scan signal from the memory scan signal generator 21 are supplied via the OR port 23 applied to the address counter 12. In this way, the scanning of the memory 1 starts sequentially from the first address, corresponding to the output signal "000" of the address counter 12. If the memory scan switch 6 is pressed again, the next address is designed and therefore the memory 1 stored data signals presented quickly sequentially on the display unit 5.
Volgens de uitvinding is het niet noodzakelijk, dat bij elke indrukking van de bedieningsschakelaar elk vooraf 25 bepaald tijdinterval het geheugen steeds vanaf het eerste adres wordt afgetast, maar wanneer de bedieningsschakelaar sequentieel wordt ingedrukt, verschuift de aftasting in het geheugen telkens naar een volgens adres, dat nu bij elke indrukking van de bedieningsschakelaar wordt afgetast. Op deze 30 wijze kan de geheugenaftastbewerking snel worden uitgevoerd en kunnen derhalve de in het geheugen opgeslagen gegevens, bijvoorbeeld de ontvangen frequentie enzovoorts, snel worden uitgelezen, ongeacht de positie van het in het geheugen opgeslagen adres. Volgens de uitvinding wordt er geen onnodige 35 aftasting uitgevoerd, waardoor geen onnodige presentatie plaats vindt en geen tijdverspilling tengevolge van onnodige aftasting.According to the invention, it is not necessary that the memory is always scanned from the first address with each actuation of the operating switch every predetermined time interval, but when the operating switch is pressed sequentially, the scanning in the memory always shifts to a according address, which is now scanned with each actuation of the operating switch. In this way, the memory scanning operation can be performed quickly and therefore the data stored in the memory, for example, the received frequency, etc., can be read quickly, regardless of the position of the address stored in the memory. According to the invention, no unnecessary scanning is performed, as a result of which no unnecessary presentation takes place and no waste of time due to unnecessary scanning.
7905797 -10- >>7905797 -10- >>
VV
In het uitvoeringsvoorbeeld van de uitvinding volgens figuur 3 wordt verder de omhoog/omlaag-besturings-schakelaar 31 ingedrukt voor toevoer van het besturings-ingangssignaal aan de omhoog/omlaag-besturingsschakeling 5 37 en voor het selectief toevoeren van het uitgangssignaal van het geheugen 1 of het uitgangssignaal van de omhoog/om-laag-besturingsschakeling 37 aan het register 36, zodat de uitvinding bijvoorbeeld geschikt is voor toepassing bij een ontvanger met een fasevergrendelde frequentievormer met een 10 programmeerbare frequentiedeler. In dit geval kan gemakkelijk de ontvangen frequentie worden bepaald door de omhoog/ omlaag-schakelaar of automatisch worden gesteld door de ge-heugenaftasting.In the exemplary embodiment of the invention shown in Figure 3, the up / down control switch 31 is further depressed for supplying the control input signal to the up / down control circuit 5 37 and for selectively supplying the output signal from memory 1 or the output signal of the up / down control circuit 37 to the register 36, so that the invention is suitable, for example, for use with a receiver with a phase-locked frequency converter with a programmable frequency divider. In this case, the received frequency can easily be determined by the up / down switch or automatically set by the memory scan.
In het bovengenoemde uitvoeringsvoorbeeld wordt de 15 vooraf instelbare teller slechts gebruikt voor het vertragen van het klokpulssignaal en kan derhalve worden vervangen door een schakeling met een vertragingswerking, bijvoorbeeld een monostabiele multivibrator of dergelijke.In the above exemplary embodiment, the presettable counter is only used for delaying the clock pulse signal and can therefore be replaced by a circuit with a delaying action, for example a monostable multivibrator or the like.
De uitvinding beperkt zich niet tot de in het voor-20 gaande beschreven en aan de hand van de tekening toegelichte uitvoeringsvoorbeelden. Diverse wijzigingen in de onderdelen en hun onderlinge samenhang kunnen worden aangebracht, zonder dat daardoor het kader van de uitvinding wordt overschreden.The invention is not limited to the exemplary embodiments described above and elucidated with reference to the drawing. Various changes to the components and their interrelationships can be made without thereby exceeding the scope of the invention.
25 .<* 790579725. <* 7905797
Claims (10)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282078 | 1978-07-29 | ||
| JP9282078A JPS5522225A (en) | 1978-07-29 | 1978-07-29 | Memory scan device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL7905797A true NL7905797A (en) | 1980-01-31 |
| NL191134B NL191134B (en) | 1994-09-01 |
| NL191134C NL191134C (en) | 1995-02-01 |
Family
ID=14065057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL7905797A NL191134C (en) | 1978-07-29 | 1979-07-26 | Memory address scanning circuit. |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS5522225A (en) |
| AU (1) | AU532363B2 (en) |
| DE (1) | DE2930884A1 (en) |
| FR (1) | FR2433807A1 (en) |
| GB (1) | GB2027300B (en) |
| NL (1) | NL191134C (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114595U (en) * | 1982-01-27 | 1983-08-05 | 日本電気株式会社 | integrated circuit memory element |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1518712A (en) * | 1975-08-28 | 1978-07-26 | Sony Corp | Channel selecting apparatus |
-
1978
- 1978-07-29 JP JP9282078A patent/JPS5522225A/en active Granted
-
1979
- 1979-07-26 NL NL7905797A patent/NL191134C/en not_active IP Right Cessation
- 1979-07-27 AU AU49316/79A patent/AU532363B2/en not_active Ceased
- 1979-07-30 GB GB7926525A patent/GB2027300B/en not_active Expired
- 1979-07-30 DE DE19792930884 patent/DE2930884A1/en active Granted
- 1979-07-30 FR FR7919597A patent/FR2433807A1/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| AU4931679A (en) | 1980-01-31 |
| FR2433807A1 (en) | 1980-03-14 |
| JPS6120952B2 (en) | 1986-05-24 |
| GB2027300A (en) | 1980-02-13 |
| AU532363B2 (en) | 1983-09-29 |
| JPS5522225A (en) | 1980-02-16 |
| NL191134C (en) | 1995-02-01 |
| GB2027300B (en) | 1982-11-10 |
| DE2930884A1 (en) | 1980-02-14 |
| DE2930884C2 (en) | 1990-05-17 |
| FR2433807B1 (en) | 1984-12-28 |
| NL191134B (en) | 1994-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6244752B2 (en) | ||
| KR900007182A (en) | Radio, VCR, TV Signal Selection System | |
| US4280199A (en) | Apparatus for scanning an addressable memory | |
| JP2664505B2 (en) | LCD projector for video printer | |
| JPH0915350A (en) | Electronic timepiece | |
| GB1518712A (en) | Channel selecting apparatus | |
| JPS593891B2 (en) | Reception detection circuit | |
| NL7905797A (en) | MEMORY ADDRESS SWITCHING. | |
| JPS5957531A (en) | Receiver for consumer electronic device with tuner | |
| JPS6114693B2 (en) | ||
| NL8000633A (en) | MEMORY CONTROL CIRCUIT FOR APPLICATION IN ADDRESSABLE MEMORY. | |
| JPS5922406B2 (en) | tuning device | |
| KR910013877A (en) | Character generator | |
| US4330867A (en) | Channel selection data memory device | |
| US4980605A (en) | Oscilloscope triggering control circuit | |
| JPH018021Y2 (en) | ||
| JPS6117398B2 (en) | ||
| JPS5828931B2 (en) | Senkiyokusousou Samo - Dokirikaesouchi | |
| US4183028A (en) | High speed data recording arrangement | |
| JPS5936269B2 (en) | Vibrato signal generator for electronic musical instruments | |
| JPH018031Y2 (en) | ||
| JPS628591Y2 (en) | ||
| JPH0113461Y2 (en) | ||
| JPS6135987Y2 (en) | ||
| SU1474852A1 (en) | Decoder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A85 | Still pending on 85-01-01 | ||
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 19960201 |