NL1009262C2 - A method of fabricating dual voltage MOS transistors. - Google Patents
A method of fabricating dual voltage MOS transistors. Download PDFInfo
- Publication number
- NL1009262C2 NL1009262C2 NL1009262A NL1009262A NL1009262C2 NL 1009262 C2 NL1009262 C2 NL 1009262C2 NL 1009262 A NL1009262 A NL 1009262A NL 1009262 A NL1009262 A NL 1009262A NL 1009262 C2 NL1009262 C2 NL 1009262C2
- Authority
- NL
- Netherlands
- Prior art keywords
- mos
- ion implantation
- high voltage
- voltage
- nmos
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Description
WERKWIJZE VOOR HET FABRICEREN VAN DUALE-SPANNINGS-MOS-TRANSISTORENMETHOD FOR MANUFACTURING DUAL-VOLTAGE MOS TRANSISTORS
ACHTERGROND VAN DE UITVINDING 5BACKGROUND OF THE INVENTION 5
Gebied van de uitvindingField of the invention
De uitvinding heeft in het algemeen betrekking op de fabricage van metaaloxidehalfgeleider(MOS)-transistoren, en meer in het bijzonder op de fabricage van 10 duale-spannings-MOS-transistoren.The invention generally relates to the manufacture of metal oxide semiconductor (MOS) transistors, and more particularly to the manufacture of dual voltage MOS transistors.
Beschrijving van de gerelateerde stand van de techniekDescription of the Related Art
Er bestaat thans een tendens om over een duale bedrijfsspanning te beschikken 15 voor sommige toepassingen in het diepe submicron-regime, waarbij de bedrijfsspanning van een keminrichting kleiner is dan de bedrijfsspanning van een invoer/uitvoer-inrichting als gevolg van het verkleinen van de kanaallengte. Het belangrijkste obstakel is echter dat het hoogspannings- en laagspannings-prestatievermogen van de inrichting niet tegelijkertijd toereikend zijn in het huidige proces.There is now a tendency to have a dual operating voltage for some applications in the deep submicron regime, where the operating voltage of a crimping device is less than the operating voltage of an input / output device due to the channel length reduction. The main obstacle, however, is that the high-voltage and low-voltage performance of the device is not sufficient in the current process at the same time.
20 Een werkwijze voor het fabriceren van MIS-type halfgeleider elementen wordt geopenbaard in Amerikaans octrooi schrift US-A-5.834.347. In deze werkwijze worden onder meer stappen gebruikt van het vormen van een fotolaklaag op een substraat, het uitvoeren van een grote-hoek-helling-ionen implantatie en het verwijderen van de fotolaklaag.A method of fabricating MIS type semiconductor devices is disclosed in US Patent No. 5,834,347. This method includes steps of forming a photoresist layer on a substrate, performing a wide angle slope ion implantation, and removing the photoresist layer.
25 Figuren IA tot en met IE illustreren conventionele processen voor het fabriceren van een duale-spannings-NMOS-transistor. Met verwijzing eerst naar figuur IA is het startmateriaal een licht gedoteerd (-5E14 tot 1E16 atomen/cm3)<100>silicumsubstraat 100. Vervolgens moeten actieve gebieden en veldgebieden worden gedefinieerd. Dit kan worden gedaan door het selectief oxideren van de veldgebieden 102 zodat ze worden 30 bedekt met een dik veldoxide, met gebruikmaking van het LOCOS-proces. Als alternatief kan ondiepe-geul-isolatietechniek worden toegepast voor het definiëren van de actieve gebieden. De n-put kan worden gefabriceerd door het implanteren van een n-type-doteringsmiddel in het p-substraat 100, met gebruikmaking van een fotolakmasker 1009262 2 (niet getoond), dat het p-substraat 100 bedekt maar het vooraf bepaalde n-put-gebied blootlegt, en dan de ionenimplantatie uit te voeren.Figures 1A through IE illustrate conventional processes for fabricating a dual voltage NMOS transistor. Referring first to Figure 1A, the starting material is lightly doped (-5E14 to 1E16 atoms / cm3) <100> silica substrate 100. Then active regions and field regions must be defined. This can be done by selectively oxidizing the field regions 102 so that they are covered with a thick field oxide, using the LOCOS process. Alternatively, shallow trench isolation technique can be used to define the active areas. The n-well can be fabricated by implanting an n-type dopant into the p-substrate 100, using a photoresist mask 1009262 2 (not shown), which covers the p-substrate 100 but the predetermined n-well area, and then perform the ion implantation.
Met verwijzing naar figuur 1B wordt een eerste gate-oxidelaag over het substraat 100 gegroeid. Het eerste gate-oxide wordt dan gedeeltelijk geëtst, waarbij het alleen op 5 het bovenvlak van het substraat 100 overblijft dat gewenst is voor een hoogspannings-NMOS (HV NMOS). Deze achterblijvende eerste gate-oxidelaag is genummerd als 104a. Vervolgens wordt een ander gate-oxide-vormingsproces uitgevoerd voor het groeien van een overliggend gate-oxide 106, dat de eerste gate-oxide 104a en het blootgelegde bovenvlak van het substraat 100 voor de laagspannings-NMOS (LV NMOS) bedekt. 10 Daarom is het gate-oxide voor de HV NMOS de combinatie van de eerste gate-oxidelaag 104a en de overliggende gate-oxidelaag 106 en is derhalve dikker dan het gate-oxide voor de LV NMOS.With reference to Figure 1B, a first gate oxide layer is grown over the substrate 100. The first gate oxide is then partially etched leaving only on the top surface of the substrate 100 that is desired for a high voltage NMOS (HV NMOS). This residual first gate oxide layer is numbered 104a. Next, another gate oxide forming process is performed to grow an overlying gate oxide 106 covering the first gate oxide 104a and the exposed top surface of the substrate 100 for the low voltage NMOS (LV NMOS). Therefore, the gate oxide for the HV NMOS is the combination of the first gate oxide layer 104a and the overlying gate oxide layer 106 and is therefore thicker than the gate oxide for the LV NMOS.
Met verwijzing naar figuur 1C wordt een polysiliciumlaag van circa 0,1~0,3 pm dik vervolgens aangebracht door middel van chemische dampdepositie (chemical vapor 15 deposition = CVD) over het gehele substraat 100. De belangrijkste techniek die wordt gebruikt voor het aanbrengen van polysilicium is lagedruk-chemische-dampdepositie (low pressure chemical vapor deposition = LPCVD) vanwege zijn uniformiteit, zuiverheid en efficiënte gebruik. De gatestructuur krijgt dan zijn patroon. In aansluiting op de blootlegging en ontwikkeling van de lak, wordt de polysiliciumfilm drooggeëtst, 20 met gebruikmaking van een fotolakmasker (niet getoond), voor het beschermen van de gewenste gebieden voor het vormen van gates, voor het vormen van een gate 108 voor HV NMOS en een andere gate 110 voor LV NMOS. De gatelengte van de gate 108 voor HV NMOS is gewoonlijk groter geconstrueerd dan de gatelengte van de gate 110 voor LV NMOS.With reference to Figure 1C, a polysilicon layer about 0.1 ~ 0.3 µm thick is then applied by chemical vapor deposition (CVD) over the entire substrate 100. The main technique used for applying polysilicon is low pressure chemical vapor deposition (LPCVD) due to its uniformity, purity and efficient use. The gate structure then gets its pattern. Following the exposure and development of the lacquer, the polysilicon film is etched dry, using a photoresist mask (not shown), to protect the desired gating areas, to form a gate 108 for HV NMOS and another gate 110 for LV NMOS. The gate length of gate 108 for HV NMOS is usually constructed larger than the gate length of gate 110 for LV NMOS.
25 Als gevolg van de continue schaalverkleining van kanaallengte, zullen serieuze hete-ladingdrager-effecten tot onacceptabele vermindering van het prestatievermogen leiden. Om dit probleem te ondervangen worden alternatieve drainstructuren, licht gedoteerde drains (LDD) gebruikt. Aangezien alleen NMOS is geïllustreerd in figuur 1D, worden alleen de fabricageprocessen van de NMOS-LDD-structuur beschreven. Met 30 verwijzing naar figuur 1D wordt, voor het vormen van de NMOS-LDD-structuur, eerst een fotolakmasker (niet getoond) dat de PMOS bedekt gevormd. De drains van zowel de HV-NMOS als LV-NMOS worden dan gevormd door tenminste twee implantaties. Eén hiervan is zelfuitgericht ten opzichte van de gate-elektrode, en de andere is zelfuitgericht 1009262 3 ten opzichte van de gate-elektrode waaraan twee zijwand-afstandsstukken zijn gevormd.Due to the continuous scaling down of channel length, serious hot charge carrier effects will lead to unacceptable performance degradation. To overcome this problem, alternative draining structures, lightly doped drains (LDD) are used. Since only NMOS is illustrated in Figure 1D, only the manufacturing processes of the NMOS-LDD structure are described. Referring to Figure 1D, to form the NMOS-LDD structure, a photoresist mask (not shown) covering the PMOS is first formed. The drains of both the HV-NMOS and LV-NMOS are then formed by at least two implants. One is self-aligned with the gate electrode, and the other is self-aligned with the gate electrode on which two sidewall spacers are formed.
Met verwijzing naar figuur 1D wordt een eerste ionenimplantatieproces uitgevoerd, zelfuitgericht ten opzichte van de gate-elektroden 108, 110, waarbij de overliggende gate-oxidelaag 106 en de eerste gate-oxidelaag 104a worden doordrongen 5 voor het vormen van licht gedoteerde segmenten 112, 114 voor HV NMOS respectievelijk LY NMOS. In NMOS-inrichtingen is de voorkeursdosis circa 1 ~5E 14 atomen/cm2 fosfor of arseen.With reference to Figure 1D, a first ion implantation process is performed, self-aligned with the gate electrodes 108, 110, penetrating the overlying gate oxide layer 106 and the first gate oxide layer 104a to form lightly doped segments 112, 114 for HV NMOS and LY NMOS respectively. In NMOS devices, the preferred dose is about 1 ~ 5E 14 atoms / cm2 of phosphorus or arsenic.
Met verwijzing naar figuur IE, wordt een gate-zijwand-afstandsstuk 120 dat een dikte van circa 0,08-0,10 pm heeft, gevormd. De processen van het vormen van het 10 afstandsstuk 120 omvatten: eerst, aanbrengen van een dielektrische laag over het substraat 100 en terugetsen. Dan wordt een zwaardere dosis doteringsmiddel geïmplanteerd om lage-soortelijke-weerstand-gebieden 122 van de draingebieden van zowel de HV NMOS als LV NMOS te vormen, die ook zijn samengevoegd met het licht gedoteerde gebied. Voor NMOS-inrichtingen is deze implantering arseen of fosfor met 15 een dosis van circa 1 El 5 atomen/cm2.With reference to Figure IE, a gate sidewall spacer 120 having a thickness of about 0.08-0.10 µm is formed. The processes of forming the spacer 120 include: first, applying a dielectric layer over the substrate 100 and etching back. Then a heavier dose of dopant is implanted to form low resistivity regions 122 of the drain regions of both the HV NMOS and LV NMOS, which are also combined with the lightly doped region. For NMOS devices, this implantation is arsenic or phosphorus at a dose of about 1 µl 5 atoms / cm2.
SAMENVATTING VAN DE UITVINDINGSUMMARY OF THE INVENTION
Het is daarom een doelstelling van de uitvinding om een werkwijze te verschaffen 20 voor het fabriceren van een duale-spannings-MOS-transistor, zodat het laagspannings- en hoogspannings-prestatievermogen van de inrichting tegelijkertijd toereikend zijn.It is therefore an object of the invention to provide a method of fabricating a dual-voltage MOS transistor so that the low-voltage and high-voltage performance of the device is sufficient at the same time.
Een werkwijze voor het vormen van duale-spannings-MOS-transistoren, waarbij een HV MOS en een LV MOS, die beide licht gedoteerde drainstructuren hebben, worden gevormd over een actief gebied van een substraat, wordt verschaft. De werkwijze 25 omvat de volgende stappen: vormen van een fotolaklaag die de HV MOS blootlegt; uitvoeren van een grote-hoek-hellings-ionenimplantatie voor het vormen van bufferlagen die licht gedoteerde gebieden van de HV MOS overlappen; en verwijderen van de fotolaklaag.A method of forming dual voltage MOS transistors, where an HV MOS and an LV MOS, both of which have lightly doped drain structures, are formed over an active region of a substrate, is provided. The method 25 comprises the following steps: forming a photoresist layer exposing the HV MOS; performing a large angle ramp ion implantation to form buffer layers overlapping lightly doped regions of the HV MOS; and removing the photoresist layer.
30 KORTE BESCHRIJVING VAN DE TEKENINGEN30 BRIEF DESCRIPTION OF THE DRAWINGS
Andere doelstellingen, eigenschappen en voordelen van de uitvinding worden duidelijk aan de hand van de volgende gedetailleerde beschrijving van de de voorkeur 100926? 4 verdienende, maar niet beperkende uitvoeringsvormen. De beschrijving is gemaakt met verwijzing naar de begeleidende tekeningen.Other objects, features and advantages of the invention will become apparent from the following detailed description of the preferred 100926? 4 earning, but not limiting, embodiments. The description is made with reference to the accompanying drawings.
Figuren IA tot en met IE zijn dwarsdoorsneden die de conventionele processtappen tonen van het fabriceren van een duale-spannings-MOS-transistor.Figures 1A through IE are cross-sectional views showing the conventional process steps of fabricating a dual voltage MOS transistor.
5 Figuren 2A tot en met 2F zijn dwarsdoorsneden die de processtappen tonen van het fabriceren van een duale-spannings-MOS-transistor overeenkomstig een voorkeursuitvoeringsvorm van de uitvinding.Figures 2A through 2F are cross-sectional views showing the process steps of fabricating a dual voltage MOS transistor according to a preferred embodiment of the invention.
BESCHRIJVING VAN DE VOORKEURSUITVOERINGSVORMDESCRIPTION OF THE PREFERRED EMBODIMENT
1010
Met verwijzing naar figuur 2A is het startmateriaal bij voorkeur een licht gedoteerd (-5E14 tot 1E16 atomen/cm )<100>siliciumsubstraat 200. Vervolgens moeten actieve gebieden en veldgebieden worden gedefineerd. Dit kan worden gedaan door de veldgebieden 202 selectief te oxideren, zodat ze worden bedekt met een dik veldoxide, 15 met gebruikmaking van het LOCOS-proces. Als alternatief kan de ondiepe-geul-isolatietechniek worden toegepast om de actieve gebieden te definiëren. Zowel n- als p-kanaal-transistoren moeten in CMOS-technologieën op hetzelfde substraat worden gefabriceerd. Putten van tegenovergestelde dotering moeten in het substraat worden gevormd. In deze voorkeursuitvoeringsvonn is een licht gedoteerd p-type-substraat 20 genomen als een voorbeeld; daarom zou tenminste een π-put (niet getoond) gefabriceerd moeten worden. De n-put kan worden gefabriceerd door het implanteren van een n-type-doteringsmiddel in het p-substraat 200, met gebruikmaking van een fotolakmasker (niet getoond) dat het p-substraat 200 bedekt maar het vooraf bepaalde n-put-gebied blootlegt, met een voldoend hoge concentratie om de substraatdotering te overcompenseren en om 25 voldoende besturing over de p-type-dotering in de put te geven. De n-put-dotering is daarom bij voorkeur circa vijf tot tien maal hoger dan de dotering in het p-substraat 200. In de voorkeursuitvoeringsvorm worden de fabricage en structuur van duale-spannings-NMOS-transistoren genomen als voorbeelden van die van de duale-spannings-MOS-transistoren. De duale-spannings-NMOS-transistoren kunnen worden gevormd in een p-30 type-substraat, een p-put van een n-substraat, of een p-put van een dubbele-put-substraat.With reference to Figure 2A, the starting material is preferably a light doped (-5E14 to 1E16 atoms / cm) <100> silicon substrate 200. Next, active regions and field regions must be defined. This can be done by selectively oxidizing the field regions 202 so that they are covered with a thick field oxide 15 using the LOCOS process. Alternatively, the shallow trench isolation technique can be used to define the active regions. Both n and p channel transistors must be fabricated on the same substrate in CMOS technologies. Wells of opposite doping must be formed in the substrate. In this preferred embodiment, a lightly doped p-type substrate 20 is taken as an example; therefore, at least one π-well (not shown) should be fabricated. The n-well can be fabricated by implanting an n-type dopant into the p-substrate 200, using a photoresist mask (not shown) that covers the p-substrate 200 but exposes the predetermined n-well region , with a sufficiently high concentration to overcompensate the substrate doping and to provide sufficient control over the p-type doping in the well. The n-well doping is therefore preferably about five to ten times higher than the doping in the p-substrate 200. In the preferred embodiment, the fabrication and structure of dual voltage NMOS transistors are taken as examples of those of the dual voltage MOS transistors. The dual voltage NMOS transistors can be formed in a p-30 type substrate, a p-well of an n-substrate, or a p-well of a double-well substrate.
Met verwijzing naar figuur 2B wordt, nadat het fotolakmasker voor p-put-implantatie is gestript, een eerste gate-oxidelaag over het substraat 200 gegroeid, gewoonlijk door middel van droge oxidatie in een chlooromgeving. Vervolgens wordt de 1009262 5 drempelspanning-instelimplantatie uitgevoerd. Bij voorkeur kan BF2 worden geïmplanteerd door het eerste gate-oxide, met een energieniveau van circa 50-100 keV, met een dosering van circa 1012~1013 atomen/cm2, maar de ionen krijgen niet genoeg energie om het veldoxide 202 te doordringen. In veel processen wordt een ander pre-5 gate-oxide gegroeid, waardoor deze implantering wordt uitgevoerd. Het wordt opnieuw afgestript in aansluiting op de implantering, en dan wordt het gate-oxide gegroeid. Het eerste gate-oxide wordt dan gedeeltelijk geëtst, waarbij het alleen op het bovenvlak van het substraat 200 achterblijft dat gewenst is voor een hoogspannings-NMOS (HV NMOS). Deze achtergelaten eerste gate-oxidelaag is genummerd als 204a. Vervolgens 10 wordt een ander gate-oxidevormingsproces uitgevoerd voor het groeien van een overliggend gate-oxide 206, dat het eerste gate-oxide 204a en het blootgelegde bovenvlak van het substraat 200 bedekt voor de laagspannings-NMOS (LV NMOS). De processen voor het vonnen van de overliggende gate-oxidelaag 206 kunnen soortgelijk zijn aan de processen voor het vormen van het eerste gate-oxide 204a. Daarom is het 15 gate-oxide voor de HV NMOS de combinatie van de eerste gate-oxidelaag 204a en de overliggende gate-oxidelaag 206 en is dus dikker dan het gate-oxide voor de LV NMOS.With reference to Figure 2B, after stripping the p-well implant photoresist mask, a first gate oxide layer is grown over the substrate 200, usually by dry oxidation in a chlorine environment. Then, the 1009262 5 threshold voltage bias implantation is performed. Preferably, BF2 can be implanted through the first gate oxide, with an energy level of about 50-100 keV, at a dose of about 1012 ~ 1013 atoms / cm2, but the ions do not get enough energy to penetrate the field oxide 202. In many processes, a different pre-5 gate oxide is grown, thereby performing this implantation. It is stripped again after implantation, and then the gate oxide is grown. The first gate oxide is then partially etched, leaving only the top surface of the substrate 200 that is desired for a high voltage NMOS (HV NMOS). This first gate oxide layer left behind is numbered 204a. Next, another gate oxide forming process is performed to grow an overlying gate oxide 206 covering the first gate oxide 204a and the exposed top surface of the substrate 200 for the low voltage NMOS (LV NMOS). The processes for forming the overlying gate oxide layer 206 may be similar to the processes for forming the first gate oxide 204a. Therefore, the gate oxide for the HV NMOS is the combination of the first gate oxide layer 204a and the overlying gate oxide layer 206 and is thus thicker than the gate oxide for the LV NMOS.
Met verwijzing naar figuur 2C wordt een polysiliciumlaag, bij voorkeur circa 0,1-0,3 pm dik, vervolgens aangebracht door middel van chemische dampdepositie (CVD) over het gehele substraat 200. Polysilicium wordt bij voorkeur aangebracht door 20 de pyrolyse (dat wil zeggen thermische decompositie) van silaan (SiH4) in het temperatuurgebied rond 5S0~65O°C. De belangrijkste techniek die wordt gebruikt voor het aanbrengen van polysilicium is lagedruk-chemische- dampdepositie (LPCVD) vanwege zijn unifonniteit, zuiverheid en efficiënte gebruik. Drie processen worden gewoonlijk gebruikt in conventionele LPCVD-systemen. Het eerste proces maakt 25 gebruik van 100% SiH4 bij totale drukken van 0,3-1 torr, terwijl het tweede proces gebruik maakt van circa 25% SiH4 in een stikstof ladingdrager bij ongeveer dezelfde drukken. Een derde techniek, die wordt uitgevoerd in isothermische verticale-stroom-reactorconfiguraties, maakt gebruikt van 25% SiHi, verdund in waterstof, ook bij -1 torr. Ofwel ionenimplantatie ofwel diffusie met fosfor kan dan worden gebruikt voor het 30 doteren van het polysilicium. De gatestructuur krijgt dan zijn patroon. In aansluiting op de blootlegging en ontwikkeling van de fotolak, wordt de polysiliciumfilm geëtst, bij voorkeur drooggeëtst, met gebruikmaking van een fotolakmasker (niet getoond) om de gewenste gebieden te beschermen voor het vormen van gates, voor het vormen van een 1009262 6 gate 208 voor HV NMOS en een andere gate 210 voor LV NMOS. De gatelengte van de gate 208 voor HV NMOS is gewoonlijk groter geconstrueerd dan die van de gate 210 voor LV NMOS.With reference to Figure 2C, a polysilicon layer, preferably about 0.1-0.3 µm thick, is then applied by chemical vapor deposition (CVD) over the entire substrate 200. Polysilicon is preferably applied by the pyrolysis (ie say thermal decomposition) of silane (SiH4) in the temperature range around 5S0 ~ 65O ° C. The main technique used for polysilicon application is low pressure chemical vapor deposition (LPCVD) due to its uniformity, purity and efficient use. Three processes are commonly used in conventional LPCVD systems. The first process uses 100% SiH4 at total pressures of 0.3-1 torr, while the second process uses about 25% SiH4 in a nitrogen charge carrier at about the same pressures. A third technique, which is performed in isothermal vertical flow reactor configurations, uses 25% SiHi diluted in hydrogen, also at -1 torr. Either ion implantation or diffusion with phosphorus can then be used for doping the polysilicon. The gate structure then gets its pattern. Following the exposure and development of the photoresist, the polysilicon film is etched, preferably dry-etched, using a photoresist mask (not shown) to protect the desired areas to form gates, to form a 1009262 6 gate 208 for HV NMOS and another gate 210 for LV NMOS. The gate length of gate 208 for HV NMOS is usually constructed larger than that of gate 210 for LV NMOS.
Als gevolg van de continue schaalverkleining van kanaallengte zullen serieuze 5 hete-ladingdrager-effecten leiden tot onacceptabele vermindering van het prestatievermogen. Om dit probleem te ondervangen worden alternatieve drainstructuren, licht gedoteerde drains (LDD) bij voorkeur gebruikt. Aangezien alleen NMOS in figuur 2D is geïllustreerd, worden alleen de fabricageprocessen van de NMOS-LDD-structuur beschreven. Met verwijzing naar figuur 2D wordt, voor het vormen van de NMOS-LDD-10 structuur, eerst een fotolakmasker (niet getoond) dat de PMOS bedekt gevormd. De drains van zowel de HV NMOS als LV NMOS worden dan gevormd door tenminste twee implantaties. Een hiervan is zelfuitgericht met de gate-elektrode, en de andere is zelfuitgericht met de gate-elektrode waarop twee zij wand-afstandsstukken zijn gevormd. Bovendien worden de drains van de HV NMOS verder bewerkt door een andere 15 implantering om een bufferlaag te vormen.Due to the continuous scaling of channel length, serious hot charge carrier effects will lead to unacceptable performance degradation. To overcome this problem, alternative draining structures, lightly doped drains (LDD) are preferably used. Since only NMOS is illustrated in Figure 2D, only the manufacturing processes of the NMOS-LDD structure are described. With reference to Figure 2D, to form the NMOS-LDD-10 structure, a photoresist mask (not shown) covering the PMOS is first formed. The drains of both the HV NMOS and LV NMOS are then formed by at least two implants. One is self-aligned with the gate electrode, and the other is self-aligned with the gate electrode on which two side wall spacers are formed. In addition, the drains of the HV NMOS are further processed by another implantation to form a buffer layer.
Met verwijzing naar figuur 2D wordt een eerste ionenimplantatieproces uitgevoerd, zelfuitgericht met de gate-elektroden 208, 210, die de overliggende gate-oxidelaag 206 en de eerste gate-oxidelaag 204a doordringt voor het vormen van licht gedoteerde segmenten 212, 214 voor HV NMOS respectievelijk LV NMOS. In NMOS-20 inrichtingen is de voorkeursdosis circa 1-5E14 atomen/cm2 fosfor of arseen.With reference to Figure 2D, a first ion implantation process is performed, self-aligned with the gate electrodes 208, 210, which penetrates the overlying gate oxide layer 206 and the first gate oxide layer 204a to form lightly doped segments 212, 214 for HV NMOS, respectively. LV NMOS. In NMOS-20 devices, the preferred dose is about 1-5E14 atoms / cm2 of phosphorus or arsenic.
Met verwijzing naar figuur 2E wordt een fotolakmasker 216 dat het substraat 200 bedekt maar de HV NMOS blootlaat gevormd. De werkwijze voor het vormen van het fotolakmasker 216 is zoals gebruikelijk, en omvat: voorbehandelen, bekleden, zacht bakken, blootleggen, ontwikkelen en strippen. Dan wordt een grote-hoek-helling-25 ionenimplantatietechniek uitgevoerd voor het vormen van volledig overlapte drains in submicron MOSFET's die veel eenvoudiger is en ook structuurbesturing en verbeteringen van het prestatievermogen van de inrichting biedt. De gebufferde laagimplantatie maakt gebruikt van grote hoeken en targetwafel-rotatie-herpositionering tijdens de implantatie, zonder de wafel van de implantatietafel te verwijderen. Bij voorkeur wordt de 30 implantering uitgevoerd met gebruikmaking van een hoek onder circa 15-60°, met een dosering van circa 1 El2 tot 1E15 atomen/cm2. Bij voorkeur wordt de implantatie tweemaal uitgevoerd, waarbij de wafel over 180° wordt geroteerd tussen deze twee ; implantaties, zodat de doordringing van doteringsmiddel, de bufferlaag 218, onder de j » 100926? i 7 gate 208 symmetrisch is. Het doteringsmiddel voor het vormen van de bufferlaag 218 van een HV-NMOS-inrichting kan arseen zijn, dat wordt geïmplanteerd met een energieniveau van circa 100-300 KeV of fosfor, dat wordt geïmplanteerd met een energieniveau van circa 30-100 KeV. Deze techniek brengt het n-5 gebied-doteringsmiddel met de gewenste diepte en doteringsconcentratie onder de gate 208 in zonder een diffusiestap te hoeven gebruiken. De bufferlaag 218 van de HV NMOS reduceert op effectieve wijze het elektrische veld en verbetert daarom hete-ladingdrager-degradatie-immuniteit.With reference to Figure 2E, a photoresist mask 216 covering the substrate 200 but exposing the HV NMOS is formed. The method of forming the photoresist mask 216 is as usual, and includes: pretreatment, coating, soft baking, exposing, developing and stripping. Then, a large angle-slope ion implantation technique is performed to form completely overlapped drains in submicron MOSFETs which is much simpler and also provides structure control and improvements in device performance. The buffered layer implantation uses wide angles and target wafer rotation repositioning during implantation without removing the wafer from the implantation table. Preferably, the implantation is performed using an angle below about 15-60 °, with a dose of about 1 El2 to 1E15 atoms / cm2. Preferably, the implantation is performed twice, the wafer being rotated 180 ° between the two; implants, so that the penetration of dopant, the buffer layer 218, underneath the 100926? i 7 gate 208 is symmetrical. The dopant to form the buffer layer 218 of an HV-NMOS device may be arsenic implanted at an energy level of about 100-300 KeV or phosphorus implanted at an energy level of about 30-100 KeV. This technique inserts the n-5 region dopant with the desired depth and dopant concentration below gate 208 without using a diffusion step. The HV NMOS buffer layer 218 effectively reduces the electric field and therefore improves hot charge carrier degradation immunity.
Met verwijzing naar figuur 2F wordt, nadat het fotolakmasker 216 is verwijderd, 10 een gate-zijwand-afstandsstuk 220, bij voorkeur met een dikte van circa 0,08-0,15 pm, gevormd. De processen van het vormen van het afstandsstuk 220 omvatten bij voorkeur: eerst, het aanbrengen van een diëlektrische laag over het substraat 200 en terugetsen. Dan wordt een zwaardere dosis doteringsmiddel geïmplanteerd voor het vormen van lage-soortelijke-weerstandsgebieden 222 van de draingebieden van zowel de HV NMOS als 15 de LV NMOS, die ook worden samengevoegd met het licht gedoteerde gebied. Bij voorkeur is, voor NMOS-inrichtingen, deze implantatie arseen of fosfor met een dosis van circa 1 El5 atomen/cm .With reference to Figure 2F, after the photoresist mask 216 is removed, a gate sidewall spacer 220, preferably having a thickness of about 0.08-0.15 µm, is formed. The processes of forming the spacer 220 preferably include: first, applying a dielectric layer over the substrate 200 and etching back. Then, a heavier dose of dopant is implanted to form low resistivity regions 222 of the drain regions of both the HV NMOS and the LV NMOS, which are also combined with the lightly doped region. Preferably, for NMOS devices, this implantation is arsenic or phosphorus at a dose of about 1 El5 atoms / cm.
Volgens de bovenstaande beschrijving wordt voor een HV MOS inrichting, de bufferlaag 218 gevormd vóór de vorming van de afstandsstukken 220 en het zwaar 20 gedoteerde gebied 222. Deze stappen kunnen echter ook tegengesteld worden uitgevoerd, dat wil zeggen het vormen van de afstandsstukken 220 en het zwaar gedoteerde gebied 222 eerst en dan de bufferlaag 218. Aangezien de bufferlaag 218 wordt gevormd door de grote-hoek-helling-implantatietechniek zouden de afstandsstukken 220 geen obstakel worden voor de implantatie van de bufferlaag 218, waardoor een hogere implantatie-25 energie wordt verschaft.According to the above description, for an HV MOS device, the buffer layer 218 is formed before the formation of the spacers 220 and the heavily doped region 222. However, these steps can also be performed in the opposite way, i.e. the formation of the spacers 220 and the heavily doped region 222 first and then the buffer layer 218. Since the buffer layer 218 is formed by the wide angle slope implantation technique, the spacers 220 would not become an obstacle to the implantation of the buffer layer 218, thereby providing higher implantation energy .
Volgens figuur 2F overlappen, voor een HV NMOS, de bufferlagen 218 de licht gedoteerde segmenten 212; daarom kan de vorming van de licht gedoteerde segmenten 212 worden weggelaten om het proces te vereenvoudigen.According to Figure 2F, for an HV NMOS, the buffer layers 218 overlap the lightly doped segments 212; therefore, the formation of the lightly doped segments 212 can be omitted to simplify the process.
Terwijl de uitvinding is beschreven bij wijze van voorbeeld en in termen van een 30 voorkeursuitvoeringsvorm, zal het duidelijk zijn dat de uitvinding niet daartoe is beperkt. In tegendeel, de uitvinding is bestemd om verscheidene modificaties en soortgelijke inrichtingen en procedures te dekken, zoals de vorming van een meervoudige-spannings-transistor. Aan de reikwijdte van de bijgevoegde conclusies moet daarom de breedste 1009262 8 interpretatie worden toegekend zodat deze al dergelijke modificaties en soortgelijke inrichtingen en procedures omvat.While the invention has been described by way of example and in terms of a preferred embodiment, it will be understood that the invention is not limited thereto. On the contrary, the invention is intended to cover various modifications and similar devices and procedures, such as the formation of a multi-voltage transistor. The scope of the appended claims should therefore be accorded the broadest interpretation, including all such modifications and similar devices and procedures.
10092611009261
Claims (8)
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9809650A GB2337158B (en) | 1998-02-07 | 1998-05-06 | Method of fabricating dual voltage mos transistors |
| DE19823133A DE19823133A1 (en) | 1998-02-07 | 1998-05-23 | Multiple voltage MOS transistor production for sub-micron applications requiring selection between two or more voltages |
| NL1009262A NL1009262C2 (en) | 1998-02-07 | 1998-05-26 | A method of fabricating dual voltage MOS transistors. |
| FR9806658A FR2774812B1 (en) | 1998-02-07 | 1998-05-27 | METHOD FOR MANUFACTURING TWO-VOLTAGE MOS TRANSISTORS |
| JP10146832A JP3058617B2 (en) | 1998-02-07 | 1998-05-28 | Method of manufacturing dual voltage MOS transistor |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW87101626 | 1998-02-07 | ||
| TW87101626A TW442973B (en) | 1998-02-07 | 1998-02-07 | Method for fabricating dual-voltage metal oxide semiconductor transistor |
| GB9809650A GB2337158B (en) | 1998-02-07 | 1998-05-06 | Method of fabricating dual voltage mos transistors |
| GB9809650 | 1998-05-06 | ||
| NL1009262 | 1998-05-26 | ||
| NL1009262A NL1009262C2 (en) | 1998-02-07 | 1998-05-26 | A method of fabricating dual voltage MOS transistors. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL1009262C2 true NL1009262C2 (en) | 1999-12-03 |
Family
ID=27269301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL1009262A NL1009262C2 (en) | 1998-02-07 | 1998-05-26 | A method of fabricating dual voltage MOS transistors. |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3058617B2 (en) |
| DE (1) | DE19823133A1 (en) |
| FR (1) | FR2774812B1 (en) |
| GB (1) | GB2337158B (en) |
| NL (1) | NL1009262C2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2816108B1 (en) * | 2000-10-30 | 2003-02-21 | St Microelectronics Sa | METHOD FOR THE SIMULTANEOUS MANUFACTURING OF A PAIR OF INSULATED GRID TRANSISTORS HAVING RESPECTIVELY A THIN OXIDE AND A THICK OXIDE, AND CORRESPONDING INTEGRATED CIRCUIT COMPRISING SUCH A PAIR OF TRANSISTORS |
| US7026219B2 (en) * | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
| US6531731B2 (en) * | 2001-06-15 | 2003-03-11 | Motorola, Inc. | Integration of two memory types on the same integrated circuit |
| US7186630B2 (en) | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| CN100337323C (en) * | 2002-12-31 | 2007-09-12 | 上海贝岭股份有限公司 | Manufacturing technology of high voltage integrated circuit |
| EP1443553A1 (en) * | 2003-01-30 | 2004-08-04 | Brilliance Semiconductor, Inc. | Fabrication method of static random access memory cell |
| KR100937659B1 (en) * | 2007-12-04 | 2010-01-19 | 주식회사 동부하이텍 | Method for manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193200A (en) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | Involatile semiconductor memory |
| JPH0818052A (en) * | 1994-04-28 | 1996-01-19 | Nippondenso Co Ltd | Mis type semiconductor device and its manufacture |
| JPH0922947A (en) * | 1995-07-07 | 1997-01-21 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
| JPH1022397A (en) * | 1996-07-05 | 1998-01-23 | Ricoh Co Ltd | Manufacture of semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244366A (en) * | 1993-02-12 | 1994-09-02 | Sony Corp | Manufacture of mos transistor |
| JP3050717B2 (en) * | 1993-03-24 | 2000-06-12 | シャープ株式会社 | Method for manufacturing semiconductor device |
| US5468666A (en) * | 1993-04-29 | 1995-11-21 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
| US5516711A (en) * | 1994-12-16 | 1996-05-14 | Mosel Vitelic, Inc. | Method for forming LDD CMOS with oblique implantation |
| US5534449A (en) * | 1995-07-17 | 1996-07-09 | Micron Technology, Inc. | Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry |
| KR970013402A (en) * | 1995-08-28 | 1997-03-29 | 김광호 | Flash memory device and manufacturing method thereof |
-
1998
- 1998-05-06 GB GB9809650A patent/GB2337158B/en not_active Expired - Fee Related
- 1998-05-23 DE DE19823133A patent/DE19823133A1/en not_active Withdrawn
- 1998-05-26 NL NL1009262A patent/NL1009262C2/en not_active IP Right Cessation
- 1998-05-27 FR FR9806658A patent/FR2774812B1/en not_active Expired - Fee Related
- 1998-05-28 JP JP10146832A patent/JP3058617B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193200A (en) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | Involatile semiconductor memory |
| JPH0818052A (en) * | 1994-04-28 | 1996-01-19 | Nippondenso Co Ltd | Mis type semiconductor device and its manufacture |
| US5834347A (en) * | 1994-04-28 | 1998-11-10 | Nippondenso Co., Ltd. | MIS type semiconductor device and method for manufacturing same |
| JPH0922947A (en) * | 1995-07-07 | 1997-01-21 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
| JPH1022397A (en) * | 1996-07-05 | 1998-01-23 | Ricoh Co Ltd | Manufacture of semiconductor device |
Non-Patent Citations (4)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 095, no. 010 30 November 1995 (1995-11-30) * |
| PATENT ABSTRACTS OF JAPAN vol. 096, no. 005 31 May 1996 (1996-05-31) * |
| PATENT ABSTRACTS OF JAPAN vol. 097, no. 005 30 May 1997 (1997-05-30) * |
| PATENT ABSTRACTS OF JAPAN vol. 098, no. 005 30 April 1998 (1998-04-30) * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2337158B (en) | 2003-04-02 |
| JPH11238809A (en) | 1999-08-31 |
| GB2337158A (en) | 1999-11-10 |
| DE19823133A1 (en) | 1999-08-19 |
| GB9809650D0 (en) | 1998-07-01 |
| FR2774812A1 (en) | 1999-08-13 |
| FR2774812B1 (en) | 2003-09-26 |
| JP3058617B2 (en) | 2000-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6060345A (en) | Method of making NMOS and PMOS devices with reduced masking steps | |
| US7382024B2 (en) | Low threshold voltage PMOS apparatus and method of fabricating the same | |
| US5933721A (en) | Method for fabricating differential threshold voltage transistor pair | |
| US6096589A (en) | Low and high voltage CMOS devices and process for fabricating same | |
| US5478763A (en) | High performance field effect transistor and method of manufacture thereof | |
| US5970338A (en) | Method of producing an EEPROM semiconductor structure | |
| US5716866A (en) | Method of forming a semiconductor device | |
| US5885887A (en) | Method of making an igfet with selectively doped multilevel polysilicon gate | |
| US6051459A (en) | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate | |
| EP1011129A2 (en) | Method for manufacturing semiconductor device | |
| US6261885B1 (en) | Method for forming integrated circuit gate conductors from dual layers of polysilicon | |
| NL1009262C2 (en) | A method of fabricating dual voltage MOS transistors. | |
| US5970331A (en) | Method of making a plug transistor | |
| US5393679A (en) | Use of double charge implant to improve retrograde process PMOS punch through voltage | |
| US6492234B1 (en) | Process for the selective formation of salicide on active areas of MOS devices | |
| US5976938A (en) | Method of making enhancement-mode and depletion-mode IGFETs with different gate thicknesses | |
| EP0763851B1 (en) | Method of forming an asymmetric, graded-channel semiconductor device using a disposable spacer | |
| US6624476B1 (en) | Semiconductor-on-insulator (SOI) substrate having selective dopant implant in insulator layer and method of fabricating | |
| US6762468B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6074906A (en) | Complementary metal-oxide semiconductor device having source/drain regions formed using multiple spacers | |
| EP0784339A2 (en) | Method of fabricating a semiconductor device | |
| US6110788A (en) | Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same | |
| US5923984A (en) | Method of making enhancement-mode and depletion-mode IGFETS with different gate materials | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| US6882013B2 (en) | Transistor with reduced short channel effects and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PD2B | A search report has been drawn up | ||
| SD | Assignments of patents |
Owner name: UNITED MICROELECTRONICS CORP. |
|
| VD1 | Lapsed due to non-payment of the annual fee |
Effective date: 20091201 |