NL1004810C2 - Improved salicide process technology. - Google Patents

Improved salicide process technology. Download PDF

Info

Publication number
NL1004810C2
NL1004810C2 NL1004810A NL1004810A NL1004810C2 NL 1004810 C2 NL1004810 C2 NL 1004810C2 NL 1004810 A NL1004810 A NL 1004810A NL 1004810 A NL1004810 A NL 1004810A NL 1004810 C2 NL1004810 C2 NL 1004810C2
Authority
NL
Netherlands
Prior art keywords
layer
polysilicon
semiconductor substrate
semiconductor
metal
Prior art date
Application number
NL1004810A
Other languages
Dutch (nl)
Inventor
Water Lur
Tony Lin
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to GB9625264A priority Critical patent/GB2320134A/en
Priority to DE19651831A priority patent/DE19651831A1/en
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to NL1004810A priority patent/NL1004810C2/en
Application granted granted Critical
Publication of NL1004810C2 publication Critical patent/NL1004810C2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Description

NL 43.015-VB/ytNL 43.015-VB / yt

Verbeterde salicidewerkwij zetechnologie ACHTERGROND VAN DE UITVINDING.BACKGROUND OF THE INVENTION. Improved Salicidal Process Technology.

1. Gebied van de uitvinding1. Field of the invention

De onderhavige uitvinding heeft betrekking op half-geleiderinrichtingen welke elektroden omvatten bestaande uit 5 een laag polysilicium afgedekt door een autonoom uitgelijnde laag metaalsilicide.The present invention relates to semiconductor devices comprising electrodes consisting of a layer of polysilicon covered by an autonomously aligned layer of metal silicide.

2. Beschrijving van de stand der techniek2. Description of the prior art

Naarmate lijnbreedten en geometrieën voor halfgelei-derinrichtingen kleiner worden gemaakt worden de polysili-10 ciumelektroden die de gates van MOS-inrichtingen vormen en bedradingslijnen binnen halfgeleiderinrichtingen ongewenst resistief. Uit meer lagen bestaande elektroden waarbij een laag polysilicium is afgedekt door één of meer lagen metaal of metaalsiliciden worden gebruikt voor het verschaffen van 15 elektroden met een lagere weerstand dan elektroden welke uitsluitend uit polysilicium bestaan. Silicide-elektroden kunnen bijvoorbeeld bestaan uit een laag polysilicium met een dikte van ongeveer 1000 A tot 3000 A afgedekt door titaansilicide met een dikte van meer dan 100 A.As line widths and geometries for semiconductor devices become smaller, the polysilicon electrodes that form the gates of MOS devices and wiring lines within semiconductor devices become undesirably resistive. Multilayer electrodes with a layer of polysilicon covered by one or more layers of metal or metal silicides are used to provide electrodes of lower resistance than electrodes consisting solely of polysilicon. Silicide electrodes can, for example, consist of a layer of polysilicon with a thickness of about 1000 A to 3000 A covered by titanium silicide with a thickness of more than 100 A.

20 Een kenmerkende uitvoering van een dergelijke uit meer lagen bestaande elektrode is de zogenoemde autonoom uit-gelijnde silicidestructuur, welke in geïdealiseerde vorm is weergegeven in fig. 1-4. Fig. 1-4 tonen dwarsdoorsnede-aanzichten van MOS-inrichtingen in een beginfase van de vervaar-25 diging. De weergegeven MOS-inrichtingen zijn gevormd op een substraat 10 van het P-type en omvatten dikke veldoxidegebie-den 12 om isolatie te verschaffen vanuit andere, aangrenzende MOS-inrichtingen. Een gate-oxidelaag, 14 gevormd door thermische oxydatie bedekt het actieve inrichtingsgebied van de 30 weergegeven inrichting en een polysiliciumgate-elektrode 16 wordt gevormd op de gate-oxidelaag 14. De polysiliciumgate-elektrode 16 wordt gevormd door het neerslaan van een laag ongedoteerd polysilicium over het substraat, waarbij kenmerkend gebruik wordt gemaakt van technieken van chemische 35 opdamping bij lage druk (LPCVD), onzuiverheden in het polysilicium worden geïmplanteerd en geactiveerd teneinde deze 1 00 48 1 0« 2 geleidend te maken en op het polysilicium een patroon wordt aangebracht onder gebruikmaking van fotolithografie. De poly-siliciumbedradingslijn 18 wordt gevormd op het veldoxide-gebied 12 tegelijk met de gate-elektrode 16.A typical embodiment of such a multilayer electrode is the so-called autonomously aligned silicide structure, which is shown in idealized form in Figures 1-4. Fig. 1-4 show cross-sectional views of MOS devices in an initial phase of manufacture. The illustrated MOS devices are formed on a P-type substrate 10 and include thick field oxide regions 12 to provide isolation from other adjacent MOS devices. A gate oxide layer 14 formed by thermal oxidation covers the active device region of the device shown and a polysilicon gate electrode 16 is formed on the gate oxide layer 14. The polysilicon gate electrode 16 is formed by depositing a layer of undoped polysilicon over the substrate, typically using low pressure chemical vapor deposition (LPCVD) techniques, impurities are implanted and activated in the polysilicon to render it conductive and patterned on the polysilicon under using photolithography. The polysilicon wiring line 18 is formed on the field oxide region 12 simultaneously with the gate electrode 16.

5 Gedoteerde source/draingebieden 20 worden aan beide zijden van de polysiliciumgate-elektrode gevormd om het kanaalgebied van de weergegeven MOS-transistor te bepalen. In het algemeen wordt een licht gedoteerde drain (LDD)-structuur gebruikt van MOS-transistoren volgens geringe ontwerpregels 10 en van het type zoals die in hoofdzaak worden gebruikt in moderne geheugen- en logica-inrichtingen. LDD-source/draingebieden 20 worden kenmerkend gevormd met behulp van een uit twee stappen bestaande bewerking, welke begint met een implantatie met dotatiemiddel van laag niveau dat autonoom uit-15 gelijnd wordt gemaakt tot een polysiliciumgate-elektrode 16 zoals weergegeven in fig. 1. Daarna worden afstandhouder-oxidegebieden 22 (fig. 2) gevormd aan elke zijde van de gate-elektrode door het eerst neerslaan van een laag CVD-oxide op de structuur volgens fig. 1 en vervolgens het anisotroop 20 terugetsen van de oxidelaag teneinde het substraat bij de source/ draingebieden 20 bloot te stellen. Het terugetsen van de CVD-oxidelaag verschaft de afstandhouderoxidegebieden 22 aan beide zijden van de polysiliciumgate-elektroden 16. Deze bewerking verschaft ook afstandhoudergebieden 24 aan beide 25 zijden van de polysiliciumbedradingslijn 18 indien de bedra-dingslijn 18 wordt blootgesteld gedurende de oxideneerslag-en terugetsbewerking. Nadat de afstandhouderoxidegebieden 22 zijn verschaft aan beide zijden van de polysiliciumgate-elektrode 16 wordt een tweede, zwaardere ionenimplantatie 30 uitgevoerd in de source/draingebieden 20 welke autonoom zijn uitgelijnd ten opzichte van de afstandhouderoxidegebieden 22 (niet getoond).Doped source / drain regions 20 are formed on both sides of the polysilicon gate electrode to determine the channel region of the displayed MOS transistor. In general, a lightly doped drain (LDD) structure is used of MOS transistors according to low design rules and of the type mainly used in modern memory and logic devices. LDD source / drain regions 20 are typically formed by a two-step operation beginning with a low level dopant implantation that is autonomously aligned to a polysilicon gate electrode 16 as shown in Fig. 1. Thereafter, spacer oxide regions 22 (FIG. 2) are formed on each side of the gate electrode by first depositing a layer of CVD oxide on the structure of FIG. 1 and then etching back the oxide layer anisotropically to form the substrate at expose the source / drain regions 20. The CVD oxide layer etch back provides spacer oxide regions 22 on both sides of the polysilicon gate electrodes 16. This operation also provides spacer regions 24 on both sides of the polysilicon wiring line 18 if the wiring line 18 is exposed during the oxide deposition and etching operation. After the spacer oxide regions 22 are provided on both sides of the polysilicon gate electrode 16, a second, heavier ion implantation 30 is performed in the source / drain regions 20 that are aligned autonomously with the spacer oxide regions 22 (not shown).

De structuur zoals weergegeven in fig. 2 omvat een polysiliciumgate-elektrode 16 en een polysiliciumbedradings-35 lijn 18. Voor kleinere lijnbreedten is zelfs hoog gedoteerd polysilicium voldoende resistief om de prestatie van MOS-schakelingen te verminderen ten gevolge van verlaagde sig-naalniveaus en langere RC-tijdconstanten. Om de weerstand van deze gate-elektroden en bedradingslijnen te verminderen gaat 1004810- 3 nadere bewerking van de inrichting volgens fig. 2 voort met het omzetten van de gate-elektrode 16 en bedradingslijnen 18 in silicidestructuren onder gebruikmaking van autonoom uit-gelijnde silicide (salicide)-technieken. Ofschoon een ver-5 scheidenheid aan verschillende siliciden als aanvaardbaar bekend staat is het meest algemeen gebruikte silicide op dit moment titaansilicide en die structuur wordt hierin beschreven. Onder verwijzing naar fig. 3 worden silicidelijnen gevormd door het eerst sputteren van een laag titaan over het 10 oppervlak van de inrichting tot een dikte van bijvoorbeeld 500 A. Deze titaanlaag 26 wordt omgezet in titaansilicide op het oppervlak van de polysiliciumlagen 16, 18 en op de blootgestelde delen van het substraat, waaronder de source/drain-gebieden 20, door middel van een uit twee stappen bestaande 15 bewerking. In de eerste bewerkingsstap wordt de inrichting onderworpen aan een snelle thermische gloeiing (RTA) door het verwarmen van de inrichting tot een temperatuur tot ongeveer 700°C gedurende ongeveer dertig seconden, waardoor de titaanlaag 26 in titaansilicide (nominaal TiSi2) wordt omgezet en 20 waarbij de titaanlaag in contact staat met een siliciumoppervlak (kristallijn of polykristallijn). De inrichting wordt vervolgens geëtst onder gebruikmaking van een natte ets bestaande uit H202 en NH4OH verdund in water, waardoor niet tot reactie gebracht titaan wordt verwijderd van het opper-25 vlak van de inrichting en waarbij de oxidegebieden van de inrichting worden blootgesteld. Lagen titaansilicide 30, 32 worden achtergelaten op de polysiliciumgate-elektrode 16 en op de bedradingslijn 18. Wanneer de source/draingebieden 20 worden blootgesteld gedurende de silicidatiebewerking worden 30 ook titaansilicidegebieden 34 gevormd op het oppervlak van de source/draingebieden 20. Dergelijke titaansilicidegebieden 34 verschaffen lagere bladweerstand over de source/draingebieden en verschaffen betere contacten naar de source/draingebieden 20. Titaansilicidecontacten op de source/draingebieden hebben 35 derhalve de voorkeur zolang de hoeveelheid silicium welke in de silicidatiebewerking wordt verbruikt de gate-prestatie niet wijzigt of resulteert in overmatige koppelingslekkage bij de source/draingebieden.The structure shown in Fig. 2 includes a polysilicon gate electrode 16 and a polysilicon wiring line 35. For smaller line widths, even highly doped polysilicon is sufficiently resistant to reduce the performance of MOS circuits due to reduced signal levels and longer RC time constants. To reduce the resistance of these gate electrodes and wiring lines, 1004810-3 further processing of the device of FIG. 2 continues to convert the gate electrode 16 and wiring lines 18 into silicide structures using autonomously aligned silicide (salicide ) techniques. Although a variety of different silicides is known to be acceptable, the most commonly used silicide at present is titanium silicide and that structure is described herein. With reference to Fig. 3, silicon lines are formed by first sputtering a layer of titanium over the surface of the device to a thickness of, for example, 500 A. This titanium layer 26 is converted into titanium silicide on the surface of the polysilicon layers 16, 18 and the exposed parts of the substrate, including the source / drain regions 20, by a two-step operation. In the first processing step, the device is subjected to rapid thermal annealing (RTA) by heating the device to a temperature of up to about 700 ° C for about thirty seconds, converting the titanium layer 26 into titanium silicide (nominal TiSi2) and 20 where the titanium layer is in contact with a silicon surface (crystalline or polycrystalline). The device is then etched using a wet etching consisting of H 2 O 2 and NH 4 OH diluted in water, removing unreacted titanium from the surface of the device and exposing the oxide areas of the device. Layers of titanium silicide 30, 32 are left on the polysilicon gate electrode 16 and on the wiring line 18. When the source / drain regions 20 are exposed during the silicidation operation, 30 also, titanium silicide regions 34 are formed on the surface of the source / drain regions 20. Such titanium silicide regions 34 provide lower blade resistance across the source / drain regions and provide better contacts to the source / drain regions 20. Titanium silicide contacts at the source / drain regions are therefore preferred as long as the amount of silicon consumed in the silicidation operation does not change the gate performance or results in excessive coupling leakage at the source / drain areas.

1004810· 410048104

Nadat het niet tot reactie gebrachte titaan van de inrichting is weggeëtst is verdere bewerking noodzakelijk om geschikte autonoom uitgelijnde silicide (salicide)-structuren voor de gate-elektroden en bedradingslijnen van de inrichting 5 te verschaffen. De tot nu beschreven bewerkingsstappen vormen een relatief hoge weerstandsfase van titaansilicide op de siliciumoppervlakken, zodat de weergegeven salicidestructuur niet een dermate lage weerstand heeft als wenselijk is. In overeenstemming daarmee is het noodzakelijk om de inrichting 10 aan een tweede snelle thermische gloeiing bloot te stellen bij een temperatuur die hoger is dan 800°C gedurende ten minste tien seconden om het titaansilicide om te zetten naar de lagere weerstandsfase van titaansilicide. De inrichting wordt vervolgens onderworpen aan een verdere bewerking om de ver-15 vaardiging te voltooien.After the unreacted titanium has been etched away from the device, further processing is necessary to provide suitable autonomously aligned silicide (salicide) structures for the gate electrodes and wiring lines of the device 5. The machining steps described so far form a relatively high resistance phase of titanium silicide on the silicon surfaces, so that the salicidal structure shown does not have as low a resistance as desired. Accordingly, it is necessary to expose the device 10 to a second rapid thermal annealing at a temperature higher than 800 ° C for at least ten seconds to convert the titanium silicide to the lower resistance phase of titanium silicide. The device is then subjected to further processing to complete the manufacture.

Een aantal bewerkingsstappen welke noodzakelijk zijn voor de vorming van salicidestructuren zijn kritisch. Indien bijvoorbeeld de temperatuurbeheersing matig is voor de initiële RTA-stap van het omzetten van het titaan dat in contact 20 staat met silicium in titaansilicide, dan is het mogelijk dat de temperatuur van de inrichting hoog genoeg kan worden voor snel siliciumtransport zijdelings langs de titaanlaag (26 in fig. 3), hetgeen titaan zou kunnen omzetten in titaansilicide op gebieden waar dit ongewenst is. Indien bijvoorbeeld sili-25 cium wordt getransporteerd langs het deel van de titaanlaag dat zich uitstrekt over de oxide-afstandhouders 22 aan beide zijden van de gate-elektrode 16 dan kan een "stringer" worden gevormd welke een brug vormt tussen de gate-elektrode en de source/draingebieden 20. Een dergelijke stringer 36 welke een 30 brug vormt tussen de gatesilicidelaag 30 en het source/drain-silicidegebied 34 is weergegeven in fig. 5. De vorming van de structuur getoond in fig. 5 is duidelijk ongewenst in die zin dat deze de gate naar de source/draingebieden kortsluit en de transistor onwerkzaam maakt.A number of processing steps necessary for the formation of salicide structures are critical. For example, if the temperature control is moderate for the initial RTA step of converting the titanium in contact with silicon to titanium silicide, it is possible that the temperature of the device may become high enough for rapid silicon transport laterally along the titanium layer ( 26 in Figure 3), which could convert titanium into titanium silicide in areas where it is undesirable. For example, if silicon is transported along the portion of the titanium layer that extends over the oxide spacers 22 on either side of the gate electrode 16, a "stringer" may be formed which bridges the gate electrode and the source / drain regions 20. Such a stringer 36 which bridges the gate silicide layer 30 and the source / drain silicide region 34 is shown in Figure 5. The formation of the structure shown in Figure 5 is clearly undesirable in that sense that it short-circuits the gate to the source / drain regions and renders the transistor inactive.

35 Voor kleinere geometrieën van de inrichting worden gate-elektroden en bedradingslijnen smaller en wordt het steeds noodzakelijker om te voorzien in voldoende gate-elektroden en bedradingslijnen met lage weerstand binnen de geheugen- en logica-inrichtingen. Anderzijds is het, naarmate 1004810* 5 smallere gate-elektroden en bedradingslijnen worden uitgevoerd steeds moeilijker om geschikte salicide-elektrodestruc-turen te vormen. Het is in het bijzonder moeilijk te voorzien in de lage weerstandsfase van titaansilicide voor gate-elek-5 troden en bedradingslijnen met geringe lijnbreedte. Het is in overeenstemming daarmee wenselijk om betere ontwerpen en robuustere bewerkingstechnieken te ontwikkelen voor het vormen van salicidestructure met lage weerstand.For smaller device geometries, gate electrodes and wiring lines become narrower and it is increasingly necessary to provide sufficient gate electrodes and low resistance wiring lines within the memory and logic devices. On the other hand, the narrower as gate electrodes and wiring lines are made, the more difficult it is to form suitable salicide electrode structures. It is especially difficult to provide the low resistance phase of titanium silicide for gate electrodes and narrow line width wiring lines. Accordingly, it is desirable to develop better designs and more robust machining techniques for forming low-resistance salicide structure.

Uit Patent Abstracts of Japan vol. 16, nr. 492 10 (E-1278), 12 oktober 1992 & JP 04 180633 A is een halfgelei- derinrichting volgens de aanhef van conclusie 1 bekend respectievelijk een halfgeleiderschakeling volgens de aanhef van conclusie 7.From Patent Abstracts of Japan vol. 16, No. 492 10 (E-1278), October 12, 1992 & JP 04 180633 A is known a semiconductor device according to the preamble of claim 1 and a semiconductor circuit according to the preamble of claim 7.

Uit Patent Abstracts of Japan vol. 97, nr. 2, 15 28 februari 1997 & JP 08 264771 A is een werkwijze voor de vervaardiging van een halfgeleiderinrichting bekend overeenkomstig de aanhef van conclusie 10.From Patent Abstracts of Japan vol. 97, No. 2, February 28, 1997 & JP 08 264771 A is a method of manufacturing a semiconductor device according to the preamble of claim 10.

KORTE BESCHRIJVING VAN DE TEKENINGEN.BRIEF DESCRIPTION OF THE DRAWINGS.

Fig. 1-4 geven de bewerkingsstappen weer voor het 20 vormen van een salicidestructuur in overeenstemming met de stand der techniek.Fig. 1-4 illustrate the processing steps for forming a salicide structure in accordance with the prior art.

Fig. 5 geeft een op een transistor gevormde stringer weer, welke de gate en de drain van de transistor kortsluit.Fig. 5 shows a stringer formed on a transistor, which short-circuits the gate and the drain of the transistor.

Fig. 6 geeft een moeilijkheid weer bij het vervaar-25 digen van aanvaardbare salicidestructuren.Fig. 6 depicts a difficulty in manufacturing acceptable salicidal structures.

Fig. 7-15 geven fasen weer bij de vervaardiging van MOS-inrichtingen waarin salicidestructuren in overeenstemming met de onderhavige uitvinding zijn opgenomen.Fig. 7-15 show stages in the manufacture of MOS devices incorporating salicide structures in accordance with the present invention.

SAMENVATTING VAN DE VOORKEURSUITVOERINGSVORMEN.SUMMARY OF THE PREFERRED EMBODIMENTS.

30 In een eerste aspect van de onderhavige uitvinding wordt een halfgeleiderschakeling volgens de aanhef van conclusie 1 verschaft die erdoor gekenmerkt is dat het metaalsi-licide silicium omvat en ten minste één metaal van de groep bestaande uit titaan, kobalt, nikkel, platina en palladium.In a first aspect of the present invention, there is provided a semiconductor circuit according to the preamble of claim 1 characterized in that the metal silicon comprises silicon and at least one metal of the group consisting of titanium, cobalt, nickel, platinum and palladium.

35 Weer een ander aspect van de uitvinding verschaft een halfgeleiderschakeling welke omvat een halfgeleidersub-straat en een laag isolatiemateriaal op het halfgeleidersub-straat. Een polysiliciumstructuur wordt gevormd op de laag isolatiemateriaal teneinde twee zijwanden te verschaffen 1 00 48 1 0«! 6 welke zich uitstrekken boven het halfgeleidersubstraat. Een laag geleidend materiaal op de polysiliciumstructuur strekt zich zijdelings uit voorbij beide zijwanden van de polysiliciumstructuur en een eerste LDD-source/draingebied dat wordt 5 gevormd binnen het halfgeleidersubstraat met een eerste licht gedoteerd gebied en een eerste zwaar gedoteerd gebied waarbij het eerste licht gedoteerde gebied een grens heeft welke ligt naast een onderste rand van een eerste van de zijwanden van de polysiliciumstructuur en het eerste zwaar gedoteerde 10 gebied een grens heeft welke autonoom uitgelijnd is gevormd met betrekking tot een eerste rand van de laag geleidend materiaal.Yet another aspect of the invention provides a semiconductor circuit comprising a semiconductor substrate and a layer of insulating material on the semiconductor substrate. A polysilicon structure is formed on the layer of insulating material to provide two sidewalls. 6 which extend above the semiconductor substrate. A layer of conductive material on the polysilicon structure extends laterally beyond both sidewalls of the polysilicon structure and a first LDD source / drain region formed within the semiconductor substrate with a first light doped region and a first heavily doped region with the first light doped region has a boundary adjacent to a lower edge of a first of the side walls of the polysilicon structure and the first heavily doped region has a boundary formed autonomously aligned with respect to a first edge of the layer of conductive material.

Een ander aspect van de onderhavige uitvinding omvat een werkwijze voor het vormen van een halfgeleiderinrichting, 15 waaronder een MOS-transistor, welke de stappen omvat van het vormen van een isolator op een halfgeleidersubstraat en het vormen van een vormgegeven polysiliciumstructuur op de isolator, waarbij de vormgegeven polysiliciumelektrode uitsteeksels heeft welke zich zijdelings uitstrekken over het half-20 geleidersubstraat. De werkwijze omvat de verdere stappen van het vormen, door ionenimplantatie, van LDD-source/drain-gebieden binnen het substraat aan beide zijden van de vormgegeven polysiliciumelektrode onder gebruikmaking van de uitsteeksels van de vormgegeven polysiliciumelektrode als een 25 masker voor de ionenimplantatie om de verdeling van het dota-tiemiddel over het LDD-source/draingebied te bepalen en het vormen van een metaalsilicidelaag over de vormgegeven polysiliciumelektrode .Another aspect of the present invention includes a method of forming a semiconductor device, including an MOS transistor, comprising the steps of forming an insulator on a semiconductor substrate and forming a molded polysilicon structure on the insulator, wherein the molded polysilicon electrode has protrusions which extend laterally over the semiconductor substrate. The method includes the further steps of forming, by ion implantation, LDD source / drain regions within the substrate on both sides of the shaped polysilicon electrode using the protrusions of the shaped polysilicon electrode as an ion implant mask to distribute the distribution. of the dopant over the LDD source / drain region and forming a metal silicide layer over the shaped polysilicon electrode.

Voor een uitvoeringsvorm van dit aspect volgens de 30 uitvinding welke de bijzondere voorkeur verdient omvat de stap van het vormen van de vormgegeven polysiliciumelektrode-structuur de stappen van het neerslaan van een eerste laag maskermateriaal op de halfgeleiderinrichting en een tweede laag maskermateriaal op de eerste laag maskermateriaal en het 35 vormen van een opening door het verwijderen van een deel van de eerste en tweede lagen maskermateriaal. De tweede laag maskermateriaal wordt zijdelings geëtst zodat de opening breder is bij de tweede laag dan bij de eerste laag. Poly- 1004810« 7 silicium wordt neergeslagen binnen de opening en de eerste en tweede lagen maskermateriaal worden verwijderd.For a particularly preferred embodiment of this aspect of the invention, the step of forming the shaped polysilicon electrode structure comprises the steps of depositing a first layer of mask material on the semiconductor device and a second layer of mask material on the first layer of mask material. and forming an opening by removing a portion of the first and second layers of mask material. The second layer of mask material is etched sideways so that the opening is wider at the second layer than at the first layer. Poly-1004810 «7 silicon is deposited within the opening and the first and second layers of mask material are removed.

Weer een ander aspect van de uitvinding verschaft een werkwijze voor het vervaardigen van een halfgeleider-5 inrichting door het verschaffen van een halfgeleidersubstraat en het verschaffen van een laag isolatiemateriaal over ten minste een deel van het halfgeleidersubstraat. Een vormgegeven polysiliciumstructuur wordt gevormd over de laag isolatiemateriaal, waarbij de vormgegeven polysiliciumstruc-10 tuur is voorzien van uitsteeksels welke zich zijdelings uitstrekken over een oppervlak van het halfgeleidersubstraat.Yet another aspect of the invention provides a method of manufacturing a semiconductor device by providing a semiconductor substrate and providing a layer of insulating material over at least a portion of the semiconductor substrate. A molded polysilicon structure is formed over the layer of insulating material, the molded polysilicon structure having projections extending laterally across a surface of the semiconductor substrate.

Een metaallaag is neergeslagen op de vormgegeven polysili-ciumstructuur en de halfgeleiderinrichting wordt gegloeid om een laag metaalsilicide op de vormgegeven polysilicium-15 structuur te vervaardigen.A metal layer is deposited on the molded polysilicon structure and the semiconductor device is annealed to produce a layer of metal silicide on the molded polysilicon-15 structure.

GEDETAILLEERDE BESCHRIJVING VAN DE VOORKEURS- UITVOERINGSVORMEN.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS.

Voorkeursuitvoeringsvormen van de onderhavige uitvinding vormen halfgeleiderinrichtingen waarin salicide (auto-20 noom uitgelijnde silicide)-structuren zijn opgenomen in een werkwijze welke bij voorkeur geen oxide-afstandhouderstruc-turen langs de polysiliciumgate-elektroden en bedradings-lijnen vormt. Veeleer wordt een vormgegeven polysilicium-gate-elektrode gevormd met een bovenoppervlak dat kan worden 25 omgezet in een silicide zoals titaansilicide. De vormgegeven polysiliciumelektrode omvat bij voorkeur uitsteeksels die zich uitstrekken vanaf het lichaam van de elektrode en zich uitstrekken over het siliciumsubstraat. De polysiliciumgate-elektrode kan bijvoorbeeld een dwarsdoorsnede hebben in de 30 vorm van een T. Door het eerst uitvoeren van een ionenimplantatie met dotatiemiddel van laag niveau onder een hoek om de substraatgebieden te bereiken die zijn beschaduwd door de uitsteeksels uit de gate-elektroden, kan een geschikte lichte ionenimplantatie worden uitgevoerd voor de source/drain-35 gebieden. Een navolgende ionenimplantatie met dotatiemiddel van hoog niveau wordt uitgevoerd onder gebruikmaking van een implantatierichting loodrecht op het oppervlak van het substraat zodat de uitsteeksels welke zich uitstrekken vanaf de gate-elektrode als masker dienen voor de ionenimplantatie 1 0 0 48 1 O-' 8 met dotatiemiddel van hoog niveau welke de source/drain-structuur voltooit. Op deze wijze kan een structuur van het licht gedoteerde drain (LDD)-type worden gevormd voor beide source/draingebieden zonder gebruikmaking van afstandhouder-5 oxidegebieden. Gate-elektroden en bedradingslijnen met deze structuur zijn meer consistent van een hoge kwaliteit en hebben in het algemeen een lagere weerstand dan gate-elektroden en bedradingslijnen die worden gevormd onder toepassing van gebruikelijke salicidetechnieken.Preferred embodiments of the present invention form semiconductor devices incorporating salicidal (autonomously aligned silicide) structures in a method which preferably does not form oxide spacer structures along the polysilicon gate electrodes and wiring lines. Rather, a shaped polysilicon gate electrode is formed with an upper surface that can be converted into a silicide such as titanium silicide. The shaped polysilicon electrode preferably includes protrusions that extend from the body of the electrode and extend over the silicon substrate. For example, the polysilicon gate electrode may have a cross section in the form of a T. By first performing an ion implantation with a low level dopant at an angle to reach the substrate areas shaded by the protrusions from the gate electrodes, a suitable light ion implantation can be performed for the source / drain-35 regions. A subsequent high level dopant ion implantation is performed using an implantation direction perpendicular to the surface of the substrate so that the protrusions extending from the gate electrode serve as a mask for the dopant ion implantation 1 0 0 48 1 0-8. of high level which completes the source / drain structure. In this manner, a light doped drain (LDD) type structure can be formed for both source / drain regions without using spacer oxide regions. Gate electrodes and wiring lines of this structure are more consistently of high quality and generally have a lower resistance than gate electrodes and wiring lines formed using conventional salicide techniques.

10 De onderhavige uitvinders geloven dat de waargenomen verbeteringen in salicide-elektrode- en bedradingslijnvorming en -prestatie welke worden bereikt door gebruik te maken van voorkeursuitvoeringsvormen van de onderhavige uitvinding betrekking hebben op het vormen van de salicidestructuur 15 zodat de silicidelaag van de gate-elektrode is aangegroeid op zodanige wijze dat deze een laag spanningsniveau heeft. Het wordt steeds moeilijker om salicide-elektroden en bedradingslijnen met voldoende lage weerstand te vervaardigen wanneer deze structuren worden gemaakt onder gebruikmaking van poly-20 siliciumlijnen die minder dan een halve micron dwars meten.The present inventors believe that the observed improvements in salicide electrode and wiring line formation and performance achieved using preferred embodiments of the present invention relate to forming the salicide structure 15 such that the gate electrode silicide layer is grown in such a way that it has a low voltage level. It is becoming more and more difficult to manufacture salicide electrodes and wiring lines of sufficiently low resistance when these structures are made using poly-20 silicon lines measuring less than half a micron across.

In het bijzonder neemt de weerstand van gate-elektroden en bedradingslijnen steil toe voor lijnbreedten van minder dan een halve micron. De toename in de weerstand voor kleinere lijnbreedten weerspiegelt het feit dat de tweede gloeistap 25 welke gewoonlijk wordt gebruikt voor het vervaardigen van de lage weerstandsfase van silicide niet doelmatig kan zijn voor dergelijke geringe lijnbreedten. Teneinde te begrijpen waarom dit gebeurt is het nuttig om een meer realistisch model te beschouwen van hetgeen er gebeurt gedurende de vorming van 30 gebruikelijke salicidestructuren.In particular, the resistance of gate electrodes and wiring lines increases sharply for line widths less than half a micron. The increase in resistance for smaller line widths reflects the fact that the second annealing step commonly used for manufacturing the low resistance phase of silicide may not be effective for such small line widths. In order to understand why this happens, it is helpful to consider a more realistic model of what happens during the formation of common salicidal structures.

Fig. 6 geeft een mechanisme weer waarvan wordt gemeend dat het geschikt is voor het toelichten van de moeilijkheid bij het omzetten van silicidelagen die worden gevormd op polysilicidelagen met geringe lijnbreedte naar de 35 lage weeerstandsfase van silicide. Fig. 4 toont, zoals boven besproken, een correct bepaalde titaansilicidelaag welke zich uniform uitstrekt dwars over een polysiliciumgate-elektrode. Dit is een geïdealiseerde weergave van hetgeen wordt geproduceerd gedurende de snelle thermische gloeiing welke titaan 10048 1 Om 9 dat in contact staat met een laag silicium omzet in een laag titaansilicide. De uitvinders hebben waargenomen dat deze bewerkingsstap kenmerkender een titaansilicidestructuur 38 vormt zoals deze is weergegeven in fig. 6. Nabij de rand van 5 de polysiliciumgate-elektrode blijken de gate-oxide-afstand-houders 22 te "klemmen" tegen de randen van de titaansili-cidelaag 38, waardoor de groei van het titaansilicium wordt beperkt welke kenmerkend moet expanderen tot een dikte die groter is dan de siliciumlaag welke is verbruikt gedurende 10 het groeiproces. Zodoende groeit titaansilicide vrijer nabij het centrum van de gate-elektrode zodat het dikste deel van de titaansilicidelaag 38 wordt gevormd boven het centrum van de polysiliciumgate-elektrode 16. Titaansilicide langs de randen van de laag 38 heeft een hoog spanningsniveau, aan-15 gezien dit wordt gevormd terwijl het meer centrale deel van het titaansilicide een relatief lager spanningsniveau heeft. Indien de breedte van de titaansilicidelaag 38 voldoende gering is, dan zal een aanzienlijk spanningsniveau bestaan zelfs aan het centrum van de titaansilicidelaag 38. Indien 20 een te hoog spanningsniveau bestaat dwars over de gehele titaansilicidelaag wanneer deze wordt gevormd, dan zal een navolgende gloeistap niet succesvol kunnen zijn in de omzetting van voldoende titaansilicidelaag 38 in de lage weer-standsfase. Een salicidestructuur waarin de silicidelaag 25 zoals deze is gegroeid een te hoog spanningsniveau heeft kan derhalve een ongewenst resistieve siliciumstructuur opleveren welke matig geschikt is voor gebruik als een gate-elektrode of een bedradingslijn.Fig. 6 depicts a mechanism believed to be suitable for explaining the difficulty of converting silicide layers formed on low line width polysilicide layers to the low resist phase of silicide. Fig. 4, as discussed above, shows a correctly determined titanium silicide layer which extends uniformly across a polysilicon gate electrode. This is an idealized representation of what is produced during the rapid thermal annealing which converts titanium 10048 1 Om 9 in contact with a layer of silicon into a layer of titanium silicide. The inventors have observed that this processing step typically forms a titanium silicide structure 38 as shown in Fig. 6. Near the edge of the polysilicon gate electrode, the gate oxide spacers 22 appear to "clamp" against the edges of the titanium sili -cide layer 38, limiting the growth of the titanium silicon which typically must expand to a thickness greater than the silicon layer consumed during the growth process. Thus, titanium silicide grows more freely near the center of the gate electrode so that the thickest part of the titanium silicide layer 38 is formed above the center of the polysilicon gate electrode 16. Titanium silicide along the edges of the layer 38 has a high voltage level, considering this is formed while the more central portion of the titanium silicide has a relatively lower stress level. If the width of the titanium silicide layer 38 is sufficiently small, a significant voltage level will exist even at the center of the titanium silicide layer 38. If an excessive voltage level exists across the entire titanium silicide layer when it is formed, a subsequent annealing step will be unsuccessful in the conversion of sufficient titanium silicide layer 38 in the low resistance phase. Thus, a salicidal structure in which the silicide layer 25 as grown has too high a voltage level can yield an undesirably resistive silicon structure moderately suitable for use as a gate electrode or a wiring line.

De onderhavige uitvinders menen in overeenstemming 30 daarmee dat ten minste voor kleine lijnbreedten het wenselijk is om salicidestructuren te vormen onder gebruikmaking van silicidelagen met een verminderd spanningsniveau. Salicidestructuren die worden gevormd met daarin opgenomen een silicidelaag met verminderde spanning en een voorkeurswerk-35 wijze voor het vervaardigen van een dergelijke structuur zullen nu worden beschreven onder verwijzing naar fig. 7-15. Ofschoon deze figuren bijzonder geschikte voorkeursuitvoeringsvormen van de onderhavige uitvinding weergeven binnen MOS-transistoren en bedradingslijnen in een bijzondere con-Accordingly, the present inventors believe that, at least for small line widths, it is desirable to form salicide structures using silicide layers with a reduced voltage level. Salicide structures formed with a reduced stress silicide layer incorporated therein and a preferred method of manufacturing such a structure will now be described with reference to Figures 7-15. Although these figures represent particularly suitable preferred embodiments of the present invention within MOS transistors and wiring lines in a particular configuration

1 00 48 1 CN1 00 48 1 CN

10 figuratie van een halfgeleiderinrichting kunnen uitvoeringsvormen van de onderhavige uitvinding worden gebruikt om gate-elektroden en bedradingslijnen in een grote verscheidenheid aan halfgeleiderinrichtingen te vormen. Daarenboven kunnen 5 salicidestructuren in overeenstemming met de onderhavige uitvinding met voordeel bruikbaar in PMOS-inrichtingen zijn, ofschoon de beschrijving van de volgende uitvoeringsvormen de vorming van NMOS-inrichtingen benadrukt. Dit is waar ongeacht de vraag of het polysilicium van de PMOS-gate van gedoteerd 10 N-type of P-type is. Ofschoon het mogelijk is om de salicide-structuur zoals hierin beschreven slechts voor de gate-elek-troden (of, omgekeerd, slechts voor de bedradingslijnen) van een inrichting te gebruiken wordt er thans aangenomen dat het het meest wenselijk is om de beschreven salicidestructuren te 15 gebruiken voor alle polysiliciumlijnen op het eerste niveau, tenminste voor die inrichtingen waarin elektroden en bedra-dingslijnen met hoge geleiding wenselijk zijn.Embodiments of a semiconductor device, embodiments of the present invention can be used to form gate electrodes and wiring lines in a wide variety of semiconductor devices. In addition, salicidal structures in accordance with the present invention may be advantageously useful in PMOS devices, although the description of the following embodiments emphasizes the formation of NMOS devices. This is true regardless of whether the polysilicon of the PMOS gate is of doped 10 N type or P type. Although it is possible to use the salicidal structure as described herein only for the gate electrodes (or, conversely, only for the wiring lines) of a device, it is now believed that it is most desirable to use the described salicidal structures. 15 for all first level polysilicon lines, at least for those devices in which high conductivity electrodes and wiring lines are desirable.

Fig. 7 toont in dwarsdoorsnede een klein deel van een halfgeleiderschakeling met daarin opgenomen een MOS-20 inrichting in een beginfase van de vervaardigingswijze. Een substraat 10 van het P-type is voorzien en inrichtingisola-tiegebieden zoals veldoxidegebieden 12 zijn indien noodzakelijk aangebracht. Een bekledingsoxide 40 wordt thermisch aangegroeid of neergeslagen door middel van chemisch opdampen 25 (CVD) over de actieve inrichtingsgebieden van de inrichting tot een dikte tussen ongeveer 50 en 300 A. De kanaaldrempel-aanpassingsimplantatie wordt vervolgens uitgevoerd op de kenmerkende daarvoor gebruikelijke wijze, bijvoorbeeld boron- of boronfluorionen voor NMOS-inrichtingen of bijvoorbeeld 30 arseen- of fosforionen voor PMOS-inrichtingen tot een dosis van tussen ongeveer 3 x 1011 ionen/cm2 tot ongeveer 5 x 1013 ionen/cm2 bij een energie van tussen ongeveer 5 en 50 KeV. Daarna wordt een serie materiaallagen neergeslagen tenminste over de gebieden van de inrichting waar salicidegatestruc-35 turen en -bedradingslijnen dienen te worden gevormd. De serie lagen zullen van een patroon worden voorzien in een vorm- of maskerstructuur om te worden gebruikt bij het vormen van een vormgegeven polysiliciumlijn welke verdere bewerking zal ondergaan om een salicidestructuur te vormen. Als zodanig is 1 0048 1 0 t 11 het mogelijk om gebruik te maken van een verscheidenheid aan verschillende combinaties van lagen om de gewenste vorm- of maskerstructuur te verschaffen. In een voorkeursuitvoeringsvorm wordt eerst een laag 42 van siliciumnitride Si3N4 eerst 5 neergeslagen, daarna wordt een laag 44 van siliciuraoxide Si02 neergeslagen en vervolgens wordt een tweede laag 46 van siliciumnitride neergeslagen. Elk van deze lagen kan worden neergeslagen onder gebruikmaking van één van de gebruikelijke CVD-werkwijzen welke algemeen bekend zijn in de stand der 10 techniek, waarbij elk van de lagen een dikte heeft tussen ongeveer 1000 A en 3000 A. De totale dikte van de lagen is bij voorkeur ongeveer 3000 A maar dit kan gemakkelijk worden gevarieerd om salicidestructuren met verschillende dikten te vormen.Fig. 7 is a cross-sectional view of a small portion of a semiconductor circuit incorporating an MOS-20 device in an initial phase of the manufacturing process. A P-type substrate 10 is provided and device isolation areas such as field oxide areas 12 are provided if necessary. A coating oxide 40 is thermally grown or precipitated by chemical vapor deposition (CVD) 25 over the active device regions of the device to a thickness between about 50 and 300 A. The channel threshold matching implantation is then performed in the typical conventional manner, e.g., boron or boron fluorine ions for NMOS devices or, for example, 30 arsenic or phosphorus ions for PMOS devices up to a dose of between about 3 x 1011 ions / cm2 to about 5 x 1013 ions / cm2 at an energy of between about 5 and 50 KeV. Thereafter, a series of material layers are deposited at least over the areas of the device where salicidal hole structures and wiring lines are to be formed. The series of layers will be patterned in a mold or mask structure to be used in forming a molded polysilicon line which will undergo further processing to form a salicide structure. As such, it is possible to use a variety of different layer combinations to provide the desired shape or mask structure. In a preferred embodiment, a layer 42 of silicon nitride Si3N4 is first precipitated, then a layer 44 of silicon oxide SiO2 is deposited, and then a second layer 46 of silicon nitride is precipitated. Any of these layers can be deposited using any of the conventional CVD methods well known in the art, each of the layers having a thickness between about 1000 Å and 3000 Å. The total thickness of the layers is preferably about 3000 Å but this can be easily varied to form salicidal structures of different thicknesses.

15 Nadat de lagen 42, 44, 46 die zullen worden gevormd in de polysiliciumvorm zijn neergeslagen wordt fotolithografie uitgevoerd om openingen te verschaffen door de drie lagen in de gebieden waar salicidestructuren dienen te worden gevormd. Bij deze fotolithografie kan gebruik worden gemaakt 20 van een masker dat het negatief vormt van het gebruikelijke eerste polysiliciummaskerpatroon zodat, nadat de foto-beschermlaag is blootgesteld en verwijderd, openingen door de fotobeschermlaag zullen de laag 46 blootstellen over de gebieden waar de salicidestructuren dienen te worden gevormd. 25 Vervolgens worden de lagen 42, 44 en 46 geëtst op een in hoofdzaak anisotrope wijze onder gebruikmaking van bijvoorbeeld plasma-etsen met SF6 en He voor de Si3N4-lagen 46 en 42 en onder gebruikmaking van CHF3 en 02 voor de Si02-laag 44. Nadat de fotobeschermlaag is afgestroopt zal de inrichting 30 verschijnen zoals getoond in fig. 8 met een opening 48 over het weergegeven actieve inrichtingsgebied en een opening 50 bovenop het veldoxidegebied 12. Een zijdelingse ets van de middelste Si02-laag 44 wordt vervolgens uitgevoerd door het onderdompelen van de inrichting in een verdunde HF-oplossing 35 (bijvoorbeeld HF:H20 = 1:10) gedurende tussen twee en ongeveer zeven minuten. Dit zal resulteren in een ondersnede 52 welke zijdelings over de laag 44 wordt gevormd binnen de opening 48 en een ondersnede 54 welke wordt gevormd dwars over de laag 44 binnen de opening 50. De ondersnede-ets zal eveneens resul- 1 00481 0 12 teren in de verwijdering van de bekledingsoxide 40 waar deze is blootgesteld aan de verdunde HF-oplossing alsook een lichte ondersnede onder de laag 42. De mate van de ondersnede van de laag 44 bepaalt hoe ver polysiliciumuitsteeksels zul-5 len hangen boven het substraat voor de vormgegeven polysili-ciumstructuur welke dient te worden gevormd. In overeenstemming daarmee, zoals hierna meer in detail zal worden beschreven, bepaalt de mate van de ondersnede de positie van de rand van het zwaar gedoteerde deel van de LDD-source/draingebieden 10 van de inrichting. Derhalve kan de mate van de ondersnede naar wens worden aangepast in overeenstemming met de bijzondere structuur welke wordt gewenst voor de source/drain-gebieden. De mate van de ondersneden 52, 54 welke thans de voorkeur verdient ligt tussen ongeveer 500 A en 2000 A.After the layers 42, 44, 46 to be formed in the polysilicon form have been deposited, photolithography is performed to provide gaps through the three layers in the areas where salicidal structures are to be formed. This photolithography may utilize a mask that forms the negative of the conventional first polysilicon mask pattern so that, after the photoresist has been exposed and removed, openings through the photoresist will expose the layer 46 over the areas where the salicide structures are to be exposed formed. Subsequently, layers 42, 44 and 46 are etched in a substantially anisotropic manner using, for example, plasma etchings with SF6 and He for the Si3N4 layers 46 and 42 and using CHF3 and 02 for the SiO2 layer 44. After the photoresist layer has been peeled off, the device 30 will appear as shown in Fig. 8 with an opening 48 over the displayed active device area and an opening 50 on top of the field oxide area 12. A side etching of the middle SiO 2 layer 44 is then performed by dipping of the device in a dilute HF solution 35 (e.g. HF: H 2 O = 1:10) for between two and about seven minutes. This will result in an undercut 52 which is formed laterally over the layer 44 within the opening 48 and an undercut 54 which is formed transversely over the layer 44 within the opening 50. The undercut etching will also result in the removal of the coating oxide 40 where it has been exposed to the dilute HF solution as well as a slight undercut under the layer 42. The extent of the undercut of the layer 44 determines how far polysilicon protrusions will hang above the substrate for the molded polysilicon -cium structure to be formed. Accordingly, as will be described in more detail below, the extent of the undercut determines the position of the edge of the heavily doped portion of the LDD source / drain regions 10 of the device. Therefore, the degree of the undercut can be adjusted as desired in accordance with the particular structure desired for the source / drain regions. The amount of undercut 52, 54 which is presently preferred is between about 500 A and 2000 A.

15 Nadat het ondersnede-etsen is uitgevoerd zal het substraat 10 worden blootgesteld binnen de opening 48. Een gate-oxidelaag 56 (fig. 10) wordt vervolgens thermisch aangegroeid op de gebruikelijke wijze tot een dikte van tussen ongeveer 30 A en ongeveer 300 A. Polysilicium wordt neer-20 geslagen door middel van CVD tot een voldoende diepte om zich uit te strekken boven de eerste laag 42 en meer wenselijk om zich uit te strekken boven de laag 44. De dikte van de poly-siliciumlaag zal kenmerkend ongeveer de dikte van de drie lagen 42, 44 en 46 zijn. CVD-polysilicium zal gemakkelijk 25 neerslaan binnen de ondersnedegebieden 52, 54 (fig. 9) om vormgegeven polysiliciumstructuren 58, 60 zoals getoond in fig. 10 te vormen. De polysiliciumstructuren worden bij voorkeur in situ gedoteerd gedurende de neerslag door de toevoeging van de geschikte hoeveelheid dotatiegas gedurende de 30 CVD-bewerking of in plaats daarvan kunnen de polysiliciumstructuren later worden gedoteerd door ionenimplantatie. De stapel lagen 42, 44, 46 wordt vervolgens verwijderd onder gebruikmaking van gebruikelijke etsmiddelen zoals heet H3P04 voor de Si3N4-laag 46 en 42 en een verdunde HF (in H20)-oplos-35 sing voor de Si02-laag 44, om de structuur zoals getoond in fig. 11 te verschaffen.After the undercut etching has been performed, the substrate 10 will be exposed within the opening 48. A gate oxide layer 56 (Fig. 10) is then thermally grown in the usual manner to a thickness of between about 30 Å and about 300 Å. Polysilicon is deposited by CVD to a depth sufficient to extend above the first layer 42 and more desirably to extend above the layer 44. The thickness of the polysilicon layer will typically be approximately the thickness of the three layers are 42, 44 and 46. CVD polysilicon will easily precipitate within undercut areas 52, 54 (FIG. 9) to form shaped polysilicon structures 58, 60 as shown in FIG. 10. The polysilicon structures are preferably doped in situ during the precipitation by the addition of the appropriate amount of doping gas during the CVD operation or alternatively, the polysilicon structures may be doped later by ion implantation. The stack of layers 42, 44, 46 is then removed using conventional etchants such as hot H3PO4 for the Si3N4 layer 46 and 42 and a dilute HF (in H20) solution for the SiO2 layer 44, to give the structure as shown in Fig. 11.

Daarna worden de antidoorstootimplantaties gevormd en worden de licht gedoteerde delen van de source/drain-gebieden gevormd. Deze implantaties worden op een autonoomThereafter, the anti-knock implants are formed and the lightly doped portions of the source / drain regions are formed. These implantations are autonomous

1 0048 HH1,0048 HH

13 uitgelijnde wijze uitgevoerd onder gebruikmaking van de uitsteeksels 62 welke zich uitstrekken vanaf de polysilicium-elektrode 58 als een masker gedurende de ionenimplantatie onder een scheve hoek. De implantatiehoeken worden gemakke-5 lijk bepaald door de lengte waardoor de uitsteeksels 62 zich uitstrekken over het oppervlak van het substraat 10 en de hoek welke noodzakelijk is voor de implantatie om "direct zicht" te hebben op de basis van de polysiliciumelektrode 58. Kenmerkend zal de implantatiehoek tussen ongeveer 15° en 10 ongeveer 60° liggen. De antidoorstootimplantaties 64 en de licht gedoteerde drainimplantaties 66 zijn op welbekende wijze uitgevoerd onder gebruikmaking van implantaties van boron-, boronfluor-, arseen- of fosforionen, tot een dosis van tussen ongeveer 5 x 1012 ionen/cm2 tot ongeveer 2 x 1014 15 ionen/cm2 en een energie van ongeveer 5 tot 80 KeV. De resulterende structuur is weergegeven in fig. 12.13 is designed in an aligned manner using the protrusions 62 extending from the polysilicon electrode 58 as a mask during the oblique angle ion implantation. The implantation angles are easily determined by the length by which the protrusions 62 extend over the surface of the substrate 10 and the angle necessary for the implantation to have "direct view" of the base of the polysilicon electrode 58. Typically, the implant angle is between about 15 ° and about 60 °. The anti-blunt implantations 64 and the lightly doped drain implants 66 have been performed in a well known manner using implantations of boron, boron fluorine, arsenic or phosphorus ions, up to a dose of between about 5 x 1012 ions / cm2 to about 2 x 1014 ions / cm2 and an energy of about 5 to 80 KeV. The resulting structure is shown in Figure 12.

De zwaar gedoteerde delen van de source/drain-gebieden worden vervolgens gevormd door implantatie loodrecht op het oppervlak van het substraat (dat wil zeggen geen 20 schuine hoek) onder gebruikmaking van de uitsteeksels 62 welke zich uitstrekken vanaf de polysiliciumelektrode 58 als een masker voor de zware implantatie. Omdat de rand van een zwaar gedoteerd gebied is bepaald door waar de "schaduwen" van de uitsteeksels 62 op het substraat vallen worden de 25 zwaar gedoteerde gebieden (68, fig. 13) autonoom uitgelijnd gevormd ten opzichte van de uitsteeksels. Kenmerkend worden de zwaar gedoteerde gebieden gevormd door een implantatie van boron-, boronfluor-, arseen-, antimoon- of fosforionen tot een dosis van tussen ongeveer 1 x 1014 ionen/cm2 en ongeveer 1 30 x 1016 ionen/cm2 bij een energie van tussen ongeveer 5 en 200 KeV. De source/draingebieden worden vervolgens geactiveerd door het verwarmen van de inrichting tot een temperatuur tussen ongeveer 800°C tot 1100°C gedurende ongeveer 10 seconden (RTA, hogere temperatuur) en 60 minuten (lagere temperatuur). 35 Daarna wordt het silicidedeel van de salicidestruc- tuur gevormd. Zoals in het vak bekend kunnen aanvaardbare silicidelagen worden gevormd onder gebruikmaking van een aantal verschillende basismetalen, waaronder titaan, kobalt, nikkel, platina en palladium. Tegenwoordig wordt titaan- 1 0048 1 0 < 14 silicide het meest gebruikt maar zowel kobalt- als nikkel-silicide worden gemeend gewenste karakteristieken te hebben voor inrichtingen met verminderde lijnbreedte. De bewerkings-stapkarakteristieken van elk van deze verschillende siliciden 5 zijn welbekend en in de literatuur vermeld. In overeenstemming daarmee kunnen andere siliciden ook worden gebruikt in de werkwijze zoals deze in de techniek bekend zijn, ofschoon de volgende beschrijving is gegeven aan de hand van titaan-silicide.The heavily doped portions of the source / drain regions are then formed by implantation perpendicular to the surface of the substrate (ie, no bevel angle) using the protrusions 62 extending from the polysilicon electrode 58 as a mask for the heavy implantation. Because the edge of a heavily doped region is defined by where the "shadows" of the protrusions 62 fall on the substrate, the heavily doped regions (68, Figure 13) are formed autonomously aligned with the protrusions. Typically, the heavily doped regions are formed by an implantation of boron, boron fluorine, arsenic, antimony or phosphorus ions to a dose of between about 1 x 1014 ions / cm2 and about 1 30 x 1016 ions / cm2 at an energy of between about 5 and 200 KeV. The source / drain regions are then activated by heating the device to a temperature between about 800 ° C to 1100 ° C for about 10 seconds (RTA, higher temperature) and 60 minutes (lower temperature). Then, the silicide portion of the salicidal structure is formed. As known in the art, acceptable silicide layers can be formed using a variety of base metals, including titanium, cobalt, nickel, platinum and palladium. Today, titanium silicide is most commonly used, but both cobalt and nickel silicides are believed to have desirable characteristics for reduced line width devices. The processing step characteristics of each of these different silicides 5 are well known and reported in the literature. Accordingly, other silicides can also be used in the process as known in the art, although the following description has been given with reference to titanium silicide.

10 Na thermische activering van de dotatiemiddelen ziet de inrichting eruit zoals weergegeven in fig. 13. De oorspronkelijke (thermische) oxide die wordt gevormd bij deze bewerking wordt verwijderd onder gebruikmaking van een verdunde HF-oplossing en vervolgens wordt een dunne laag te 15 silicideren metaal neergeslagen over de inrichting onder gebruikmaking van fysische opdamping (bijvoorbeeld sputtering) . In de weergegeven uitvoeringsvorm wordt titaan neergeslagen tot een dikte van tussen ongeveer 200 A tot 800 A, waarmee dunne lagen 70 worden vervaardigd op het oppervlak 20 van de inrichting zoals getoond in fig. 14 worden vervaardigd. De dikte van neer te slaan metaal wordt bepaald door het uitbalanceren van de behoefte om voldoende titaan neer te slaan om de uniforme laag te vormen met voldoende metaal om een gewenste geleidende titaansilicidelaag te verschaffen 25 tegen de behoefte om voldoende silicium onder de silicide-structuur achter te laten. Overmatig siliciumverbruik gedurende silicidatie kan leiden tot onaanvaardbare koppelings-lekkage van de source/draingebieden naast andere problemen. Zoals weergegeven in fig. 14 is er slechte metaalbedekking in 30 een gebied waar het substraat is beschaduwd door de uitsteeksels 62 van de polysiliciumelektrode 58.After thermal activation of the dopants, the device looks as shown in Fig. 13. The original (thermal) oxide formed in this operation is removed using a dilute HF solution and then a thin layer of metal to be silicidated deposited over the device using physical vapor deposition (e.g. sputtering). In the illustrated embodiment, titanium is deposited to a thickness of between about 200 Å to 800 Å, producing thin layers 70 on the surface 20 of the device as shown in Fig. 14. The thickness of the metal to be deposited is determined by balancing the need to deposit enough titanium to form the uniform layer with enough metal to provide a desired conductive titanium silicide layer against the need to leave sufficient silicon under the silicide structure to leave. Excessive silicon consumption during silicidation can lead to unacceptable coupling leakage from the source / drain areas among other problems. As shown in Fig. 14, there is poor metal coverage in an area where the substrate is shaded by the protrusions 62 of the polysilicon electrode 58.

De discontinuïteiten in de metaallaag 70 naast de gate-elektrode verzekeren dat brugvorming (zoals getoond in fig. 5) niet zal optreden. Derhalve is het mogelijk om de 35 initiële silicidatie uit te voeren op een temperatuur welke voldoende hoog is voor het vervaardigen van de lage weer-standsfase van titaansilicide. In overeenstemming daarmee zou titaansilicide kunnen worden gevormd door het uitvoeren van de snelle thermische gloeiing (RTA) van de inrichting volgens 1004810* 15 fig. 14 op een temperatuur van ongeveer 750°C gedurende ongeveer 20 seconden. Een navolgende ets zou het niet tot reactie gebrachte titaan verwijderen. In deze bewerking echter kan er aanzienlijk siliciumtransport zijn langs de titaanlaag 70 5 hetgeen zou kunnen resulteren in titaansilicidestringers welke zich uitstrekken over delen van de inrichting op een ongewenste wijze. Waarschijnlijk is het daarom nog steeds wenselijk dat silicidatie in een uit twee stappen bestaande bewerking wordt uitgevoerd. Desondanks vermindert het bestaan 10 van discontinuïteiten in de gesputterde titaanlaag de mate van kritiek zijn van de temperatuur en andere besturingen voor de bewerkingsstappen in de uit twee stappen bestaande gloeibewerking. Bij voorkeur wordt de structuur van fig. 14 eerst aan een eerste RTA onderworpen op een temperatuur 15 binnen het bereik van 600-750°C en met meer voorkeur van ongeveer 700°C gedurende 10 tot 120 seconden en met meer voorkeur 20 tot 60 seconden in een stikstofatmosfeer. Voor kobaltsilicide verdient een temperatuur van ongeveer 550 tot 600°C gebruikt voor de initiële silicidatiestap de voorkeur. 20 Titaannitride, titaanrijk titaansilicide, titaanoxide en niet tot reactie gebracht titaan worden vervolgens geëtst vanaf het oppervlak van de inrichting in een oplossing van Na40H, H202 en H20 (bijvoorbeeld in een verhouding van 1:1:5) waarbij titaansilicidelagen 72 achterblijven over de zwaar gedoteerde 25 delen 68 van de source/ draingebieden. Titaansilicidegebieden 74, 76 blijven eveneens achter over het polysiliciumdeel 58 van de gate-elektrode en over het polysiliciumdeel 60 van de bedradingslijn. De overblijvende titaansilicide wordt vervolgens omgezet in de lage weerstandsfase in een RTA op een tem-30 peratuur binnen het bereik van ongeveer 700 tot 900°C gedurende ongeveer 10 tot 60 seconden. Met meer voorkeur wordt de tweede RTA uitgevoerd op een temperatuur van ongeveer 850°C gedurende ongeveer 20 seconden.The discontinuities in the metal layer 70 adjacent to the gate electrode ensure that bridging (as shown in Figure 5) will not occur. Therefore, it is possible to carry out the initial silicidation at a temperature high enough to produce the low resistance phase of titanium silicide. Accordingly, titanium silicide could be formed by running the rapid thermal annealing (RTA) of the device of 1004810 * 15 Fig. 14 at a temperature of about 750 ° C for about 20 seconds. A subsequent etching would remove the unreacted titanium. In this operation, however, there may be significant silicon transport along the titanium layer 70 which could result in titanium silicide stringers extending over parts of the device in an undesirable manner. Therefore, it is likely still desirable that silicidation be carried out in a two-step operation. Nevertheless, the existence of discontinuities in the sputtered titanium layer reduces the criticality of temperature and other controls for the machining steps in the two-step annealing operation. Preferably, the structure of Fig. 14 is first subjected to a first RTA at a temperature within the range of 600-750 ° C and more preferably of about 700 ° C for 10 to 120 seconds and more preferably 20 to 60 seconds in a nitrogen atmosphere. For cobalt silicide, a temperature of about 550 to 600 ° C used for the initial silicidation step is preferred. Titanium nitride, titanium-rich titanium silicide, titanium oxide and unreacted titanium are then etched from the surface of the device in a solution of Na40H, H202 and H20 (for example, in a ratio of 1: 1: 5) leaving titanium silicide layers 72 over the heavy doped 25 parts 68 of the source / drain regions. Titanium silicide regions 74, 76 also remain over the polysilicon portion 58 of the gate electrode and over the polysilicon portion 60 of the wiring line. The residual titanium silicide is then converted to the low resistance phase in an RTA at a temperature within the range of about 700 to 900 ° C for about 10 to 60 seconds. More preferably, the second RTA is performed at a temperature of about 850 ° C for about 20 seconds.

In deze uitvoeringsvorm zijn de titaansilicide-35 gebieden 74, 76 minder beperkt dan in de gebruikelijke salicidewerkwijze. Idealiter zal de titaansilicide in hoofdzaak onbeperkt zijn in de verticale richting aangezien daarna geen afstandhouderoxidegebieden aanwezig zijn om het titaansilicide verticaal samen te drukken in de gebieden waar hetIn this embodiment, the titanium silicide regions 74, 76 are less limited than in the conventional salicide process. Ideally, the titanium silicide will be substantially unlimited in the vertical direction since thereafter no spacer oxide regions are present to compress the titanium silicide vertically in the regions where the

1 0048 KH1 0048 KH

16 silicium wordt verbruikt, De titaansilicidegebieden 74, 76 worden aldus gevormd met veel lagere spanningsniveaus dan optreden in de gebruikelijke silicidatiebewerking (weergegeven in fig. 1-4). Er zal nog steeds spanning worden 5 toegevoerd in de titaansilicidelaag in de horizontale richting ten gevolge van de misaanpassing tussen de titaansili-cide en het onderliggende (niet verbruikte) silicium, maar de structuur zou niettemin een sterk verminderd spanningsniveau moeten hebben na de initiële silicidatiebewerking dan in 10 gebruikelijke salicidebewerkingen. Als zodanig heeft de tweede RTA een sterk verbeterde kans op het omzetten van de titaansilicide in de lage weerstandsfase die de voorkeur verdient. De titaansilicidestructuren 74, 76 hebben ongeveer dezelfde breedte (dat wil zeggen ongeveer 500 A tot ongeveer 15 2000 A) als de siliciumuitsteeksels 62 welke bestaan voor afgaand aan het silicidatieproces.16 silicon is consumed. The titanium silicide regions 74, 76 are thus formed with much lower voltage levels than occur in the conventional silicidation operation (shown in Figs. 1-4). Voltage will still be applied to the titanium silicide layer in the horizontal direction due to the mismatch between the titanium silicide and the underlying (unused) silicon, but the structure should nevertheless have a greatly reduced voltage level after the initial silicidation operation then in 10 common salide operations. As such, the second RTA has a much improved chance of converting the titanium silicide to the preferred low resistance phase. The titanium silicide structures 74, 76 have about the same width (i.e. about 500 A to about 2000 A) as the silicon protrusions 62 existing prior to the silicidation process.

Navolgende bewerking vindt plaats op de gebruikelijke wijze met de neerslag van een interpolysilicium of pre-metaaldiëlektrische laag zoals CVD Si02 bij atmosferische druk 20 of boorfosforsiliciumatglas (BPSG) over de structuur in fig.Subsequent processing takes place in the usual manner with the deposition of an interpolysilicon or pre-metal dielectric layer such as CVD SiO 2 at atmospheric pressure or boron phosphorus silicon atglass (BPSG) over the structure in FIG.

15. Derhalve zal CVD Si02 of BPSG kenmerkend zijn aangebracht naast de onderste zijwanden van de polysiliciumelektrode 58 (tussen de uitsteeksels van de silicidelaag 74 en het substraat 10) en naast de onderste zijwanden van polysilicium-25 bedradingslijn 60 (tussen de uitsteeksels van de silicidelaag 76 en de veldoxide 12). Via's worden gevormd door de CVD Si02 of BPSG tot aan de silicidegebieden zoals gewenst onder vorming van polysilicium of metaalcontacten en eerste metalen of tweede polysiliciumbedradingslijnen en onderlinge verbindin-30 gen. De overblijvende structuren en werkwijzen zijn gebruikelijk en worden derhalve hierin niet verder beschreven. Het moet worden opgemerkt dat bepaalde configuraties van gate-elektroden, bedradingslijnen en silicidegebieden van de substraten soms additionele lagen geleidend materiaal omvatten 35 zoals vuurvaste metalen of nitriden van metalen (bijvoorbeeld titaannitride) gevormd boven op de salicidestructuur.15. Therefore, CVD SiO 2 or BPSG will typically be disposed adjacent the bottom sidewalls of the polysilicon electrode 58 (between the projections of the silicide layer 74 and the substrate 10) and adjacent the bottom sidewalls of polysilicon-25 wiring line 60 (between the projections of the silicide layer 76 and the field oxide 12). Vias are formed by the CVD SiO2 or BPSG up to the silicide regions as desired to form polysilicon or metal contacts and first metals or second polysilicon wiring lines and interconnects. The remaining structures and methods are conventional and are therefore not further described herein. It is to be noted that certain configurations of gate electrodes, wiring lines and silicide regions of the substrates sometimes include additional layers of conductive material such as refractory metals or nitrides of metals (eg titanium nitride) formed on top of the salicidal structure.

De onderhavige uitvinding is beschreven in termen van bepaalde voorkeursuitvoeringsvormen. De uitvinding is echter niet beperkt tot de specifieke uitvoeringsvormen zoals 1004810^ 17 beschreven, maar omvat tevens die modificaties en veranderingen welke vallen binnen de beschermingsomvang van de navolgende conclusies.The present invention has been described in terms of certain preferred embodiments. However, the invention is not limited to the specific embodiments such as described in 1004810 ^ 17, but also includes those modifications and changes that fall within the scope of the following claims.

10048101004810

Claims (27)

1. Halfgeleiderschakeling welke omvat: een halfgeleidersubstraat, een laag isolatiemateriaal op het halfgeleidersubstraat, 5 een polysiliciumstructuur op de laag isolatiemateri aal gevormd met twee zijwanden welke zich uitstrekken boven het halfgeleidersubstraat en een laag geleidend materiaal van metaalsilicide op de polysiliciumstructuur welke zich zijdelings uitstrekt 10 voorbij beide zijwanden van de polysiliciumstructuur, met het kenmerk, dat het metaalsilicide silicium omvat en ten minste één metaal van de groep bestaande uit titaan, kobalt, nikkel, platina en palladium.1. Semiconductor circuit comprising: a semiconductor substrate, a layer of insulating material on the semiconductor substrate, a polysilicon structure on the layer of insulating material formed with two side walls extending above the semiconductor substrate and a layer of conductive metal silicide material on the polysilicon structure extending laterally 10 both side walls of the polysilicon structure, characterized in that the metal silicide comprises silicon and at least one metal of the group consisting of titanium, cobalt, nickel, platinum and palladium. 2. Halfgeleiderschakeling welke omvat: 15 een halfgeleidersubstraat, een laag isolatiemateriaal op het halfgeleidersubstraat , een polysiliciumstructuur op de laag isolatiemateriaal gevormd met twee zijwanden welke zich uitstrekt boven het 20 halfgeleidersubstraat, een laag geleidend materiaal van metaalsilicide op de polysiliciumstructuur welke zich zijdelings uitstrekt voorbij beide zijwanden van de polysiliciumstructuur, gekenmerkt door een eerste LDD-source/draingebied 25 gevormd binnen het halfgeleidersubstraat met een eerste licht gedoteerd gebied en een eerste zwaar gedoteerd gebied waarbij het eerste licht gedoteerde gebied een grens heeft welke ligt naast een lagere rand van een eerste van de zijwanden van de polysiliciumstructuur en het eerste zwaar gedoteerde gebied 30 een grens heeft welke autonoom uitgelijnd is gevormd met betrekking tot een eerste rand van de laag geleidend materiaal.2. Semiconductor circuit comprising: a semiconductor substrate, a layer of insulating material on the semiconductor substrate, a polysilicon structure on the layer of insulating material formed with two sidewalls extending above the semiconductor substrate, a layer of conductive metal silicide material on the polysilicon structure extending laterally beyond both side walls of the polysilicon structure, characterized by a first LDD source / drain region formed within the semiconductor substrate with a first light doped region and a first heavily doped region, the first light doped region having a boundary adjacent to a lower edge of a first of the side walls of the polysilicon structure and the first heavily doped region 30 have a boundary which is formed autonomously aligned with respect to a first edge of the layer of conductive material. 3. Halfgeleiderschakeling volgens conclusie 2, waarbij het metaalsilicide silicium omvat en ten minste één metaal uit de groep bestaande uit titaan, kobalt, nikkel, pla- 35 tina en palladium. 1 0048 1 0*The semiconductor circuit according to claim 2, wherein the metal silicide comprises silicon and at least one metal from the group consisting of titanium, cobalt, nickel, platinum and palladium. 1 0048 1 0 * 4. Halfgeleiderschakeling volgens conclusie 3, waarbij het metaalsilicide in een fase verkeert met een lagere weerstand dan in andere fasen van het metaalsilicide.The semiconductor circuit according to claim 3, wherein the metal silicide is in a phase with a lower resistance than in other phases of the metal silicide. 5. Halfgeleiderschakeling volgens conclusie 2, waar-5 bij de laag collectief materiaal titaansilicide is.The semiconductor circuit according to claim 2, wherein the layer of collective material is titanium silicide. 6. Halfgeleiderschakeling volgens conclusie 2, welke verder omvat: een tweede LDD-source/draingebied gevormd binnen hét halfgeleidersubstraat met een tweede licht gedoteerd gebied en een tweede zwaar gedoteerd gebied, waarbij het 10 tweede licht gedoteerde gebied een grens heeft welke ligt naast een lagere zijde van de tweede van de zijwanden van de polysiliciumstructuur en het tweede zwaar gedoteerde gebied een grens heeft welke autonoom uitgelijnd is gevormd ten opzichte van een tweede rand van de laag geleidend materiaal.The semiconductor circuit according to claim 2, further comprising: a second LDD source / drain region formed within the semiconductor substrate having a second light doped region and a second heavily doped region, the second light doped region having a boundary adjacent to a lower side of the second of the side walls of the polysilicon structure and the second heavily doped region has a boundary which is formed autonomously aligned with a second edge of the layer of conductive material. 7. Halfgeleiderschakeling met een bedradingslijn en een MOS-inrichting voorzien van een gate-elektrode, waarbij de MOS-inrichting is gevormd op een halfgeleidersubstraat en de bedradingslijn en de gate-elektrode elk een salicidestruc-tuur hebben welke omvat: 20 een onderste polysiliciumlaag met zijwanden; een laag metaalsilicide die op de onderste polysiliciumlaag is aangebracht en zich zijdelings uitstrekt voorbij elk van de zijwanden van de onderste polysiliciumlaag, met het kenmerk, dat de MOS-inrichting verder een 25 eerste en tweede LDD-source/draingebied omvat gevormd binnen het halfgeleidersubstraat aan elke zijde van de gate-elektro-de en elk van de eerste en tweede LDD-source/draingebieden een licht gedoteerd gebied en een zwaar gedoteerd gebied heeft en waarbij elk van de licht gedoteerde gebieden een 30 grens heeft die ligt naast een lagere rand van de zijwanden van de onderste polysiliciumlaag en elk van de zwaar gedoteerde gebieden een grens heeft welke autonoom uitgelijnd is gevormd met betrekking tot een rand van de laag metaalsilicide .7. A semiconductor circuit with a wiring line and a MOS device provided with a gate electrode, the MOS device being formed on a semiconductor substrate and the wiring line and the gate electrode each having a salicidal structure comprising: a bottom polysilicon layer having side walls; a layer of metal silicide applied to the bottom polysilicon layer and extending laterally beyond each of the side walls of the bottom polysilicon layer, characterized in that the MOS device further comprises a first and second LDD source / drain region formed within the semiconductor substrate on each side of the gate electrode and each of the first and second LDD source / drain regions has a lightly doped region and a heavily doped region, and each of the lightly doped regions has a boundary adjacent to a lower edge of the side walls of the bottom polysilicon layer and each of the heavily doped regions has a boundary formed autonomously aligned with respect to an edge of the metal silicide layer. 8. Halfgeleiderschakeling volgens conclusie 7, waar bij de laag metaalsilicide zich ten minste 500 A uitstrekt voorbij de bovenrand van elk van de zijwanden van de onderste polysiliciumlaag. 1004810·The semiconductor circuit according to claim 7, wherein the metal silicide layer extends at least 500 Å beyond the top edge of each of the side walls of the bottom polysilicon layer. 1004810 9. Halfgeleiderschakeling volgens conclusie 7 of 8, waarin het metaalsilicide titaan, kobalt of nikkel omvat.The semiconductor circuit according to claim 7 or 8, wherein the metal silicide comprises titanium, cobalt or nickel. 10. Werkwijze voor het maken van een halfgeleider-inrichting welke de stappen omvat van 5 het verschaffen van een halfgeleidersubstraat en het verschaffen van een laag isolatiemateriaal over ten minste een deel van het halfgeleidersubstraat; het vormen van een vormgegeven polysiliciumstructuur op de laag isolatiemateriaal, waarbij de vormgegeven polysi-10 liciumstructuur uitsteeksels heeft welke zich zijdelings uitstrekken over een oppervlak van het halfgeleidersubstraat, gekenmerkt door het neerslaan van een metaallaag op de vormgegeven polysiliciuimstructuur en het gloeien van de halfgeleiderinrichting voor het 15 vervaardigen van een laag metaalsilicide op de vormgegeven polysiliciumstructuur.10. A method of making a semiconductor device comprising the steps of providing a semiconductor substrate and providing a layer of insulating material over at least a portion of the semiconductor substrate; forming a molded polysilicon structure on the layer of insulating material, the molded polysilicon structure having protrusions extending laterally over a surface of the semiconductor substrate, characterized by depositing a metal layer on the molded polysilicon foam structure and annealing the semiconductor device for 15 producing a layer of metal silicide on the shaped polysilicon structure. 11. Werkwijze volgens conclusie 10, waarbij de metaallaag wordt neergeslagen door middel van fysische opdam-ping.The method of claim 10, wherein the metal layer is deposited by physical deposition. 12. Werkwijze volgens conclusie 10, waarbij de me taallaag op zodanige wijze wordt neergeslagen dat er een discontinuïteit in het neergeslagen metaal aanwezig is bij of nabij de uitsteeksels van de polysiliciumstructuur.The method of claim 10, wherein the metal layer is deposited in such a way that there is a discontinuity in the deposited metal at or near the projections of the polysilicon structure. 13. Werkwijze volgens conclusie 10, waarbij de stap 25 van het gloeien van de halfgeleiderinrichting bestaat uit een snelle thermische gloeiing uitgevoerd bij een temperatuur binnen het bereik van 600°C tot 750°C.The method of claim 10, wherein the step of annealing the semiconductor device is a rapid thermal annealing performed at a temperature within the range of 600 ° C to 750 ° C. 14. Werkwijze volgens conclusie 13, waarbij de snelle thermische gloeiing wordt uitgevoerd bij een temperatuur 30 van ongeveer 700°C.The method of claim 13, wherein the rapid thermal annealing is performed at a temperature of about 700 ° C. 15. Werkwijze volgens conclusie 13, waarbij de snelle thermische gloeiing wordt uitgevoerd gedurende een tijd tussen 10 en 120 seconden.The method of claim 13, wherein the rapid thermal annealing is performed for a time between 10 and 120 seconds. 16. Werkwijze volgens conclusie 14, waarbij de snel-35 le thermische gloeiing wordt uitgevoerd gedurende 20 tot 60 seconden.The method of claim 14, wherein the rapid thermal annealing is performed for 20 to 60 seconds. 17. Werkwijze volgens conclusie 10, welke verder de stap omvat van het etsen van de inrichting in een oplossing 1004810*· van NH4OH, H202 en H20 volgend op de stap van het gloeien van de halfgeleiderinrichting.The method of claim 10, further comprising the step of etching the device in a solution 1004810 * of NH 4 OH, H 2 O 2 and H 2 O following the step of annealing the semiconductor device. 18. Werkwijze volgens conclusie 17, welke verder een tweede stap omvat van gloeien van de halfgeleiderinrichting 5 bij een temperatuur van ongeveer 850°C gedurende ongeveer 20 seconden.The method of claim 17, further comprising a second step of annealing the semiconductor device 5 at a temperature of about 850 ° C for about 20 seconds. 19. Werkwijze volgens conclusie 10, welke verder omvat een tweede stap van het gloeien van de halfgeleiderinrichting bij een temperatuur van meer dan 700°C gedurende 10 ongeveer 10 tot 120 seconden.The method of claim 10, further comprising a second step of annealing the semiconductor device at a temperature above 700 ° C for about 10 to 120 seconds. 20. Werkwijze voor het vormen van een halfgeleiderinrichting welke een MOS-transistor omvat welke de stappen omvat van: het vormen van een isolator op een halfgeleidersub- 15 straat; het vormen van een vormgegeven polysiliciumelektrode op de isolator waarbij de vormgegeven polysiliciumelektrode uitsteeksels heeft welke zich zijdelings uitstrekken over het halfgeleidersubstraat; 20 het vormen van met ionen geïmplanteerde LDD-source/ draingebieden binnen het substraat aan beide zijden van de vormgegeven polysiliciumelektroden onder gebruikmaking van de uitsteeksels van de vormgegeven polysiliciumelektrode als een masker voor de ionenimplantatie teneinde de dotatiedistribu- 25 tie van de LDD-source/draingebieden te bepalen en het vormen van een metaalsilicidelaag over de vormgegeven polysiliciumelektrode .20. A method of forming a semiconductor device comprising an MOS transistor comprising the steps of: forming an insulator on a semiconductor substrate; forming a molded polysilicon electrode on the insulator, the molded polysilicon electrode having protrusions extending laterally over the semiconductor substrate; 20 Forming ion-implanted LDD source / drain regions within the substrate on both sides of the shaped polysilicon electrodes using the protrusions of the shaped polysilicon electrode as a mask for the ion implantation to achieve the dopant distribution of the LDD source / drain regions and forming a metal silicide layer over the shaped polysilicon electrode. 21. Werkwijze volgens conclusie 20, waarin de stap van het vormen van de vormgegeven polysiliciumelektrodestruc- 30 tuur de stappen omvat van: het neerslaan van een eerste laag maskermateriaal op de halfgeleiderinrichting en een tweede laag maskermateriaal op de eerste laag maskermateriaal; het vormen van een opening door een deel van de eer- 35 ste en tweede lagen maskermateriaal; het zijdelings etsen van de tweede laag maskermateriaal zodat de opening breder is in de tweede laag dan in de eerste laag; het neerslaan van polysilicium in de opening en 10048 1 0* het neerslaan van polysilicium in de opening en het verwijderen van de eerste en tweede laag maskermateriaal.21. The method of claim 20, wherein the step of forming the shaped polysilicon electrode structure comprises the steps of: depositing a first layer of mask material on the semiconductor device and a second layer of mask material on the first layer of mask material; forming an opening through a portion of the first and second layers of mask material; etching the second layer of mask material sideways so that the opening is wider in the second layer than in the first layer; precipitating polysilicon in the aperture and depositing polysilicon in the aperture and removing the first and second layers of mask material. 22. Werkwijze volgens conclusie 21, welke verder de stap omvat van het neerslaan van een derde laag maskermate- 5 riaal op de tweede laag maskermateriaal vóór de stap van het vormen van een opening.The method of claim 21, further comprising the step of depositing a third layer of masking material on the second layer of masking material before the step of forming an opening. 23. Werkwijze volgens conclusie 22, waarbij de eerste en derde lagen maskermateriaal uit hetzelfde materiaal zijn gevormd.The method of claim 22, wherein the first and third layers of mask material are formed from the same material. 24. Werkwijze volgens conclusie 23, waarbij de twee de laag maskermateriaal siliciumoxide omvat.The method of claim 23, wherein the two-layer mask material comprises silicon oxide. 25. Werkwijze volgens conclusie 22, waarbij het polysilicium wordt neergeslagen door middel van chemische damp-neerslag en in situ is gedoteerd.The method of claim 22, wherein the polysilicon is precipitated by chemical vapor deposition and doped in situ. 26. Werkwijze volgens conclusie 20, waarbij de stap van het vormen van een metaalsilicidelaag de stappen omvat van: het neerslaan van een laag metaal op de halfgeleider inricht ing ; 20 het gloeien van de halfgeleiderinrichting voor het vormen van metaalsilicide op de vormgegeven polysiliciumelek-trode en het etsen van het niet tot reactie gebrachte metaal van de halfgeleiderinrichting.The method of claim 20, wherein the step of forming a metal silicide layer comprises the steps of: depositing a layer of metal on the semiconductor device; Annealing the semiconductor device for forming metal silicide on the shaped polysilicon electrode and etching the unreacted metal of the semiconductor device. 27. Werkwijze volgens conclusie 26, waarbij het 25 neergeslagen metaal is gekozen uit de groep bestaande uit titaan, kobalt, nikkel, platina en palladium. 1004810«27. The method of claim 26, wherein the precipitated metal is selected from the group consisting of titanium, cobalt, nickel, platinum, and palladium. 1004810 «
NL1004810A 1996-12-04 1996-12-18 Improved salicide process technology. NL1004810C2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
GB9625264A GB2320134A (en) 1996-12-04 1996-12-04 Salicide electrodes for semiconductor devices
DE19651831A DE19651831A1 (en) 1996-12-04 1996-12-13 Semiconductor device
NL1004810A NL1004810C2 (en) 1996-12-04 1996-12-18 Improved salicide process technology.

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
GB9625264A GB2320134A (en) 1996-12-04 1996-12-04 Salicide electrodes for semiconductor devices
GB9625264 1996-12-04
DE19651831 1996-12-13
DE19651831A DE19651831A1 (en) 1996-12-04 1996-12-13 Semiconductor device
NL1004810A NL1004810C2 (en) 1996-12-04 1996-12-18 Improved salicide process technology.
NL1004810 1996-12-18

Publications (1)

Publication Number Publication Date
NL1004810C2 true NL1004810C2 (en) 1998-06-19

Family

ID=27216922

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1004810A NL1004810C2 (en) 1996-12-04 1996-12-18 Improved salicide process technology.

Country Status (3)

Country Link
DE (1) DE19651831A1 (en)
GB (1) GB2320134A (en)
NL (1) NL1004810C2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI982363A (en) 1998-10-30 2000-05-01 Nokia Mobile Phones Ltd A method and system for limiting the operation of a radio device in a particular area
DE19853023A1 (en) * 1998-11-18 2000-05-31 Forschungszentrum Juelich Gmbh Process for the production of nanostructures in thin films

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61214542A (en) * 1985-03-20 1986-09-24 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS624317A (en) * 1985-07-01 1987-01-10 Nec Corp Manufacture of semiconductor integrated circuit
JPH04180633A (en) * 1990-11-15 1992-06-26 Kawasaki Steel Corp Manufacture of semiconductor device
JPH05267324A (en) * 1992-03-17 1993-10-15 Nec Yamagata Ltd Manufacture of mos semiconductor device
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
JPH08191147A (en) * 1995-01-12 1996-07-23 Fujitsu Ltd Semiconductor device and manufacture thereof
JPH08241988A (en) * 1995-03-03 1996-09-17 Hitachi Ltd Semiconductor integrated circuit device and fabrication thereof
JPH08264771A (en) * 1995-03-22 1996-10-11 Toshiba Corp Semiconductor device and its manufacture

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS539469A (en) * 1976-07-15 1978-01-27 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device having electrode of stepped structure and its production
GB2139418A (en) * 1983-05-05 1984-11-07 Standard Telephones Cables Ltd Semiconductor devices and conductors therefor
EP0222795B1 (en) * 1985-05-03 1990-09-26 AT&T Corp. Polycide process in semiconductor fabrication
JPS621276A (en) * 1985-06-26 1987-01-07 Nec Corp Mos type semiconductor device
KR100228619B1 (en) * 1991-03-05 1999-11-01 아치 케이. 말론 Structure and method for self-aligned contact formation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61214542A (en) * 1985-03-20 1986-09-24 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS624317A (en) * 1985-07-01 1987-01-10 Nec Corp Manufacture of semiconductor integrated circuit
JPH04180633A (en) * 1990-11-15 1992-06-26 Kawasaki Steel Corp Manufacture of semiconductor device
JPH05267324A (en) * 1992-03-17 1993-10-15 Nec Yamagata Ltd Manufacture of mos semiconductor device
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
JPH08191147A (en) * 1995-01-12 1996-07-23 Fujitsu Ltd Semiconductor device and manufacture thereof
JPH08241988A (en) * 1995-03-03 1996-09-17 Hitachi Ltd Semiconductor integrated circuit device and fabrication thereof
JPH08264771A (en) * 1995-03-22 1996-10-11 Toshiba Corp Semiconductor device and its manufacture

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 011, no. 051 (E - 480) 17 February 1987 (1987-02-17) *
PATENT ABSTRACTS OF JAPAN vol. 011, no. 171 (E - 512) 2 June 1987 (1987-06-02) *
PATENT ABSTRACTS OF JAPAN vol. 016, no. 492 (E - 1278) 12 October 1992 (1992-10-12) *
PATENT ABSTRACTS OF JAPAN vol. 018, no. 033 (E - 1493) 18 January 1994 (1994-01-18) *
PATENT ABSTRACTS OF JAPAN vol. 096, no. 011 29 November 1996 (1996-11-29) *
PATENT ABSTRACTS OF JAPAN vol. 097, no. 001 31 January 1997 (1997-01-31) *
PATENT ABSTRACTS OF JAPAN vol. 097, no. 002 28 February 1997 (1997-02-28) *

Also Published As

Publication number Publication date
DE19651831A1 (en) 1998-06-18
GB2320134A (en) 1998-06-10
GB9625264D0 (en) 1997-01-22

Similar Documents

Publication Publication Date Title
US6013569A (en) One step salicide process without bridging
US5981383A (en) Method of fabricating a salicide layer of a device electrode
US4384301A (en) High performance submicron metal-oxide-semiconductor field effect transistor device structure
KR100352715B1 (en) Submicron metal gate MOS transistor and method of formation thereof
TWI243423B (en) Highly integrated semiconductor device with silicide layer that secures contact margin and method of manufacturing the same
US6153485A (en) Salicide formation on narrow poly lines by pulling back of spacer
US5346836A (en) Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects
EP0139371B1 (en) Process for manufacturing a mos integrated circuit employing a method of forming refractory metal silicide areas
US5869396A (en) Method for forming a polycide gate electrode
KR100397913B1 (en) Local silicidation methods to form shallow source / drain junctions
JPH0620079B2 (en) Method for forming refractory metal silicide layer
US6133124A (en) Device improvement by source to drain resistance lowering through undersilicidation
EP0054259A2 (en) Method of manufacturing a semiconductor device of the MIS type
US5891771A (en) Recessed structure for shallow trench isolation and salicide process
EP0404372B1 (en) Method for forming polycrystalline silicon contacts
EP0388075B1 (en) Contacts for semiconductor devices
US20070197009A1 (en) Method for improving self-aligned silicide extendibility with spacer recess using an aggregated spacer recess etch (ASRE) integration
KR100191359B1 (en) Method of manufacturing a semiconductor devcie
JPH11243201A (en) Nitride overhanging structure body for silicifying transistor electrode comprising shallow joint
US6207563B1 (en) Low-leakage CoSi2-processing by high temperature thermal processing
US5698468A (en) Silicidation process with etch stop
NL1004810C2 (en) Improved salicide process technology.
US6475873B1 (en) Method of forming laser trimmable thin-film resistors in a fully planarized integrated circuit technology
JP3866874B2 (en) Method for forming a silicidation element
JP2005519468A (en) Method for forming different silicide portions on different silicon-containing regions in a semiconductor device

Legal Events

Date Code Title Description
PD2B A search report has been drawn up
VD1 Lapsed due to non-payment of the annual fee

Effective date: 20040701