MXPA06013151A - Transmisor/receptor de television digital y metodo para procesar datos en transmisor/receptor de television digital. - Google Patents

Abstract

Se describen un transmisor/receptor de televisión digital (DTV) y un método para procesar datos en el transmisor/receptor DTV. En el transmisor DTV, un pre-procesador pre-procesa los datos mejorados al codificar los datos mejorados para corrección de error anticipada (FEC) y expandir los datos mejorados codificados-FEC. Un formateador de datos genera paquetes de datos mejorados que incluyen los datos mejorados pre-procesados e inserta datos conocidos a por lo menos uno de los paquetes de datos mejorados. Un primer multiplexor multiplexa los paquetes de datos mejorados con paquetes de datos principales que incluyen los datos principales. Un codificador RS codifica-RS los paquetes de datos principales y mejorados multiplexados, el codificador RS que agrega datos de paridad sistemática a cada paquete de datos principales y agrega retenedores de ubicación de paridad RS a cada paquete de datos mejorados. En la presente, el codificador RS puede insertar datos de paridad RS no sistemática o datos nulos dentro de los retenedores de ubicación de paridad RS incluidos en cada paquete de datos mejorados.

Description

TRANSMISOR/RECEPTOR DE TELEVISIÓN DIGITAL Y MÉTODO PARA PROCESAR DATOS EN TRANS MISOR/RECEPTOR DE TELEVISIÓN DIGITAL La presente solicitud reclama el beneficio de la Solicitud de Patente Coreana Np. 1 0-2005-01 1 3907, presentada e| 26 de noviembre de 2005, la cual está incorporada mediante referencia como si se estableciera por completo en la presente.

ANTECEDENTES DE LA INVENCIÓN Campo de la Invención La presente invenció se refiere a un sistema de comunicación d ig ita l y, de forma más particular, a un sistema para un transm isor/receptor de televisión digital (DTV) y un método de codificación de datos principales y mejorados en el transmisor/receptor DTV. Aunque la presente invención es adecuada para una amplia gama de aplicaciones, es particularmente apropiada para transm itir y recibir transmisiones digitales por VS B (ba nda lateral residua l) .

Descripción de la Técnica Anterior De manera general, el sistema de transmisión 8T-VSB adoptado como estándar dé transmisión digital por Corea y Norteamérica es un sistema de transmisión digital desarrollado para transmisión de datos de vídéo/audio MPEG. A medida que la tecnología de procesamiento de señal digital se desarrolla con rapidez cón el uso mundial de la Internet, se incrementa la tendencia para la combinación de aparatos electrodomésticos digitales, computadora e Internet. Por tanto, para cubrir las diferentes demandas de los usuarios, es necesario un gran número de esfuerzos para desarrollar un sistema capaz de transmitir varios datos complementarios con los datos de vídeo/audio. Un usuario de transmisión de datos complementarios está esperando el uso de la transmisión de datos complementarios que usan una tarjeta de PC o dispositivo portátil que tiene una antena interna de tipo simple unida al mismo. Inclusive, la intensidad de señal puede ser considerablemente disminuida debido al efecto de una pared y una influencia de un objeto en movimiento cercano dentro de un espacio interno y se puede reducir el rendimiento receptor de transmisión debido a una imagen fantasma y ruido generados a partir de una onda reflectante. A diferencia de un éaso de datos de vídeo/audio generales, un caso de transmisión de datos de complementarios tendrá menor índice de error. En el caso de los datos de vídeo/audio, un error que no es detectado por los ojos/oídos humanos no es importante. Incluso, en el caso de los datos complementarios (por ejemplo un archivo de ejecución de programa, información de existencias, etc.) un error de 1 -bit puede ocasionar un grave problema . Por tanto, áe incrementa la demanda para desarrollar un sistema más persistente contra la imagen fantasma y el ruido desde u n canal . La transmisión de datos adicionales será ejecutada por división de tiempo a través del mismo canal de vídeo/audio M PEG en general. Desde él inicio de la transmisión digital, los transm isores de transm isión digital ATSC VS8 que reciben vídeo/audio MPEtí solamente tienen distribución global en los mercados. Por tanto, los datos com plementarios transmitidos el mismo canal de vídeo/audio MPEG evitarán ocasionar cualquier efecto para el receptor dedicado ATSC VS B convencional previamente sum in istrado a los mercados. Dicha situación está definida como compatibilidad ATSC VS6. Un sistema de transmisión de datos complementarios será compátible con el sistema ATSC VSB. Además, los datos compleméntanos podrían ser llamados datos mejprados o datos E-VS8. Sin embargo, en un ambiente de canal deficiente, se puede reducir el rendimiento de recepción del sistema de recepción ATSC VSB convencional . De forma específícá, u receptor mpvil o portátil necesita mayor solidez contra un cambio de canal y el ruido.

BREVE DESC RIPCIÓN DE LA I NVENC IÓN En consecuencia, la presente invención está dirig ida a un transmisor de televisión digital (DTV) y un método para codificar datos principales y mejorados en el transmisor DTV que elim ina de manera sustancial uno o más de los problemas ocasionados por las limitaciones y desventajas de la técnica relacionada. Un objeto de la presente invención es proporcionar un transm isor dé televisión digital (DTV) y un método para codificar datos principales y mejorados en el transmisor DTV, por medio del cual se puede proporcionar un n uevo sistem a de tra nsmisión digital para datos complementarios y resistente contra él ruido. Otro objeto de la presente invención es proporcionar un transmisor de televisión digital (DTV) y un método para codificar datos principales y mejorados en el transmisor DTV, por medio e' cual se puede mejorar el rendimiento de recepción al transmitir datos conocidos por una parte de transmisión/recepción én una manera de inserción de los datos conocidos en un área prescrita de una sección de datos. Un objeto adicional de la presente invención es proporcionar un transm isor de televisión digital (D†V) y un método de codificación de datos principales y mejorados en ef transmisor DTV, por medio del cual se facilita de manera eficiente la inserción de datos conocidos de un modo de ejecución no sistemático de codificación de datos principales y mejorados incluyendo los datos conocidos. Ventajas, objetos y características adicionales de la invención se esta blecerán en parte en la descripción que sigue y en parte se volverán evidentes para aque llos con experiencia ordinaria en la técnica al examinar lo siguiente o pueden ser aprendidos a partir de la práctica de la invención. Los objetivos y Otras ventajas de la invención se pueden lograr y alcanzar por medio de la estructura señalada de forma particular en la descripción escrita y las reivindicaciones de la presente as í como los dibujos adjuntos. Para lograr éstos objetos y otras ventajas y de acuerdo con el propósito de la invención, como se présenta y describe de manera amplia en lá presente, un transmisor de televisión digital (DTV) para codificar datos principales y mejorados para transmisión incluye un pre-procesador para pre-procesar los datos mejorados mediante Ig codificación de los datos mejorados para corrección de error a nticipada (FEC) y expansión de los datos mejorados FEC-codificados, un formateador de datos para generar paquetes de datos mejorados que incluyen los datos mejorados pre-procesados y para insertar datos conocidos a por lo menos uno de los paquetes de datos mejorados, ün primer multiplexor para multiplexar los paquetes de datos mejorados con paquetes de datos principales qué incluyen los datos principales, y un codificador RS para codificar-RS los paquetes de datos principales y mejorados multiplexados , el codificador RS que agrega datos de paridad sistemáticos a cada paquete de datos principares y agrega retenedores de ubicación de paridad RS a cada paquete de datos mejorados. En la presente, el codificador RS puede insertar datos de paridad RS no sistemáticos dentro los retenedores de ubicación de paridad RS incluidos en cada aquete de datos mejorados. El codificador RS puede insertar también datos nulos dentro de los retenedores de ubicación de paridad RS incluidos en cada paquete de datos mejorados.

El transm isor DTV puede incluir además un intercalador para intercalar los paquetes de datos principales y mejorados RS-podificados, un convertidor de byte-símbólo para convertir los paquetes de datos intercalados en símbolos, y un codificador de cuadrícula para codificar en cuadrícula I QS símbolos convertidos, e l codificador de cuadrícula que es inicializado cuando los símbolos em itidos desde el convertidor de byte-sím bolo son símbolos que representan un inició de una secuencia dé datos conocidos. En la presenté el tra nsmisor DTV puede además incluir u n controlador de ¡metalización para generar símbolos de datos de inicialización requeridos para inicializar una o más memorias incluidas en e l codificador de cuadrícula y un segundo multiplexor para emitir los símbolos de datos de inicialización para el codificador de cuadrícula cuando los símbolos emitidos desde el convertidor de byte-símbolo son los símbolos que representan el inicio de la secuencia de datos conocidos. De manera adicional, el transmisor DTV puede incluir además un procesador de com patibilidad regresiva para generar nuevos símbolos de paridad en base a una salida del codificador RS y los sím bolos de datos de inicialización y proporcionar los nuevos símbolos de paridad al segundo multiplexor. En la presente, el segundo multiplexor puede em itir los nuevos sím bolos de paridad para el codificador de cuadrícula cuando los símbolos emitidos desde el convertidor byte-símbolo son símbolos que representan los retenedores de ubicación de paridad RS . El controlador de inicialización puede generar los s ímbolos de datos de inicialización en base a valores previos de las memorias de manera que ios valorés actuales de las memorias son fijados a cero. Se comprende que tanto la descripción general anterior como la siguiente descripción detallada de la presente invención son ilustrativas y explicativas y están destinadas a proporcionar explicación adicional de la invención como se reclama.

BREVE DESCRIPCIÓN DE LOS DIBUJOS Los dibujos adjuntos, los cuales están incluidos a fin de proporcionar una comprensión adicional de la invención y están incorporados a y forman parte de esta solicitud, ilustran la(s) modaiidad(es) de la invención y junto con la descripción sirven para explicar el principio de la invención. En los dibujos: La figura 1 es un diagrama de bloque de un sistema de transmisor de emisión digital de acuerdo con una modalidad de la presente invención; La figura 2 es un diagrama de bloque de una unidad de codificación en cuadricula del sistema transmisor de emisión digital mostrado en la figura 1; La figura 3 es un diagrama de un intercalador de datos mostrado n la figura 2; La figura 4 es un diagrama para explicar una secuencia de salida de un intercalador de datos en una estructura VSB; La figura 5 es un diagrama de configuraciones de datos antes y después de un intercalador de datos de acuerdo con la inserción de datos conocidos de la presente invención; La figura 6 es un diagrama de una configuración de datos por u nidad de segmento; y La figura 7 es un diagrama de bloque e un sistema receptor de emisión digital de acuerdo con una modalidad de la presente invención.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Se hará referencia ahora en detalle a las modalidades preferidas de la presente invención, ejemplos de las cuales se ilustran en los dibujos adjuntos. Siempre que sea poéible, se em plearán los mismos números de referencia en todos los dibujos para referir a partes idénticas o similares. En la presente invención , los datos mejorados pueden corresponder a datos que tienen información tal como Un archivo de ejecución de programa, información d existencias y similares o pueden corresponder a datos de vídéo/audio. Los datos conocidos son los datos previamente conocidos media nte convenio entre las partes transmisora y receptora . Además, los datos principales son datos que pueden ser recibidos por el sistema receptor convencional e incluye datos de vídeo/audio. La presente invención mejora el rendimiento de recepción de un receptor en una manera de multiplexado de los datos mejorados y los datos conocidos por upa parte transmisora/receptora y la transmisión de datos multiplexados. En particular, al ejecutar codificación RS no sistemática sobre datos mejorados que incluyen datos conocidos , la présente invención perm ite que una secuencia de datos conocidos g rande repetitiva sea insertada y proporciona un grado dé libertad para un sitio de inserción . La fjgura 1 es un diagrama de bloque de un sistema de transmisión de emisión digital de acuerdo con una modalidad de la presente invenqión. Haciendo referencia a la figura 1 , un sistema de transmisión de emisión digital de acuerdo con una moda lidad de la presente invención incluye un pre-procesadpr E-VSB 1 01 , un formateador de paquete E- VS B 102 , u n multiplexor de paquete 103, jun aleatorizador de datos 1 04, un programador 1 05, un post-rprocesador E-VSB 1 1 0, u n codificador RS (Red-Solomon) & insertador de retenedor de paridad RS no sistemático 1 21 , un intercalador de datos 1 22 , una u nidad de codificación en cuadrícula 1 23, un procesador dé compatibilidad regresiva 1 30, un m ultiplexor de estructura 140 y un transmisor 1 50. En el sistema de transmisión antes configurado, los datos principales son emitidos para el multiplexor de paquete 1 03 mediante la unidad de paquete de transporte, en tanto que los datos mejorados son emitidos hacia el pre-procesador É-VSB 1 01 . El procesador E-VSB 101 ejecuta él pre-procesamiento tal como la codificación de corrección de error anticipadá, intercalación , inserción de datos nulos y similares en los datos mejorados y emite después los datos-pre-procesados hacia él formateador de paquete E-VSB 1 02. El formateador de paquete E-VSB 1 02 configura un grupo mediante el multiplexado de los datos mejorados pre-procesados y los datos conocidos definidos de manera previa ó un retenedor de u bicación de datps conocidos juntos bajo el control del programador 1 05. El formateador de paquete E-VSB 1 02 divide los datos dentro del grupo en paquetes de datos mejorados de 1 84-byte, une un encabezado MPEG de 4r byte a un frente de cada uno de los paquetes y después emite un paquete de datos mejorados dé 1 88-byte (es decir, paquete compatible MPEG). En particular, un grupo de paquete de datos mejorados incluye una pluralidad de paquetes de datos mejorados consecutivos. Un iugar de inserción de los datos conocidos será explicado en detalle posteriormente. U na salida del formateador de paquete E-VSB 1 02 es introducida al muftiplexor de paquete 1 0$. El multiplexor de paquete 1 03 ejécuta el multiplexado por división de tiempo en el paquete de datos principales de 1 88-byte y el paquete eje datos mejorados de 1 88-byte por medio de la unidad de paquete de corriente de transporte (TS) hacia la salida bajo el control del programador 1 05. En particular, el programador 1 05 genera una señal de control que permite al multiplexor de paquéte 1 03 multíplexar los paquetes de datos principales y mejorados juntos y después emite la señál de control hacia el m ultiplexor de paquete 103. de ser así, el multiplexor de paquete 103 que ha recibido la señal de control multiplexa el páquete de datos principales y el paquete de datos mejorados en la u nidad de paq uete TS hacia la salida. Una salida del multiplexor de paquete 1 03 es introducida a l aleatorizador de datos 104. El aleatorizador de datos 1 04 elimina el byte de sincronización MPEG desde un paquete de entrada , a leatoriza los 187 bytes restantes utilizando un byte pseudos-aleatorio generado internamente y después emite el paquete aleatorizado hacia el post-procesador E-VSB 1 1 0. El post-procesador E-VSB 1 10 incluye un codificador RS & insertador de retenedor de ubicación de paridad RS no sistemático 1 1 1 , un intercalador de datos 1 12 , un codificador convo!ucional E+ VSB 1 1 3, un intercalador de datos 1 14 y un eliminador de byte RS 1 1 5. El codificador RS & insertador de retenedor de ubicación de paridad RS no sistemático 1 1 1 del post-procesador E-VSB 1 1 0 ejecuta la codificación RS sistemática o la inserción de retenedor de ubicación de paridad no sistemática sobre los datos aleatorizados. En particular, si un paquete de 187- byte emitido desde el aleatorizador de datos 1 04 es un paqueté de datos principales, el codificador RS & insertador de retenedor de ubicación de paridad RS no sistemático 1 1 1 une un byte de paridad de 20-byte a una parte posterior de los datos de 187-byte al ejecutar la codificación RS sistemática como el sistema ATSC VSB convencional y después emite los datos unidos hacia el intercalador de datos 112. Entretanto, si un paquete de 187-byte emitido desde el aleatorizador de datos 104 es un paquete de datos mejorados, el codificador RS & injertador de retenedor de Ubicación de paridad RS no sistemático 111 determina una ubicación dé paridad de paridad-20 dentro del paquete, inserta un byté nulo en la ubicación de byte de paridad determinada, inserta de manera secuencial bytes del paquete de datos mejorados en el resto de las ubicaciones de 187-byte y después los émite hacia el intercalador de dátos 112. El intercalador de datos 112 ejecuta la intercalación dé datos en una salida del codificador RS & insertador dé retenedoi1 de ubicación de paridad RS no sistemático 111 y después la emite hacia el codificador convolucional E-VSB 113. Una operación de intercalación de datos del intercalador de datos 112 sérá explicada en detalle posteriormente. El codificador convolucional E-VSB 113 ejecuta la codificación convolucional de una salida del intercalador de datos 112 y después los emite hacia el intercaladór de datos 114. El intercalador de datos 114 ejecuta la desintercalación de datos sobre los datos de entrada por medio de un proceso inverso del intercalador de datos 112 y después emite los datos desintercalados hacia el eliminador de byte RS 115. El eliminador de byte RS 115 elimina la paridad dé 20-byte fijada por el codificador RS & insertador de retenedor de ubicación de paridad RS no sistemático 111. En éste caso, si los datos introducidos son el paquete de datos principales, el eliminador de byte RS elimina los últimos 20 bytes de los 207 bytes. Si los datos introducidos son el paq uete de datos mejorados, el eliminador de byte RS 1 1 5 elimina los retenedores de ubicación de paridad RS de 20-byte a partir de los 207 bytes. Esto es para recalcular las paridades ya que los datos originales són modificados por el cqdificador convolucional E-VSB 1 13 en el caso dé los datos mejorados. El codificador convolucional E-VSB 1 1 3 convierte los bytes introducidos a símbolos, ejecuta la codificación convolucional solamente en un símbolo de datos mejorados, convierte el resultado codificado a bytes, y después emite los byteé convertidos. En particular, el codificador convolucional E-VSB 1 1 3 emite datos siri modificación si una salida del intercalado/ de datos 1 12 son ios datos principales, el byte de encabezado MPEG fijado por el formateador dé paquete E-VS B 102 o el byte de paridad RS o el byte de reténedor de ubicación de paridad fijado al paquete de datos mejorados por el codificador RS & insertador de retenedor de ubicación de paridad RS no sistemático 1 1 1 . Entretanto, los datos conocidos pueden ser insertados en el paquete de datos mejorados por el formateador de paquete E-VS B 1 02. De manera alternativa , el formateador de paquete E-VSB 102 inserta un retenedor de ubicación de los datos conocidos y el codificador convolucional E-VSB 1 1 3 inserta los datos conocidos en el lugar correspondiente en lugar del retenedor de ubicación. El codificador convoluciona l É-VSB 1 13 emite el sím bolo de dato? conocidos sin codificación adicional como los datos principales. Una salida del eliminador de byte RS 1 1 5 es introducida al codificador RS & insertador de retenedor de ubicación de paridad RS n o sistemático 1 21 . Al igual que el codificador RS & insertador de retenedor de u bicación de paridad RS no sistemático 1 1 1 , si un paquete de 1 87-byte emitido desde el eliminador de byte RS 1 15 es un paquete de dátos principales, él codificador RS & insertador de retenedor de u bicación de paridad RS no sistemático 121 fija los bytes de paridad de 20-byte a la parte posterior de datos de 1 87-byte al ejecutar la codificación RS sistemática de la misma manera que el sistema ASTC VSB convencional. En el caso de un paquete de datos mejorados, se determina una ubicación de byte de paridad-20 y es capaz dé insertar la paridad RS obtenida al ejecutar la codificación RS no sistemática en la ubicación de byte cié paridad determinada o a l insertar el byte nulo en la misma en fugar de la paridad RS. Los bytes dentro del paquete de datos mejorados son insertados de manera secuencia! en el resto de las 187 ubicaciones de byte entre las 207 ubicaciones de byte. El byte nulo puede fijarse para un valor arbitrario y es reemplazado por un valor de paridad calculado por un codificador RS no sistemático 1 33 del procesador de compatibilidad regresiva 1 30. Por tanto, el byte nulo desempeña un rol en la retención de una ubicación del byte de paridad de un código RS no sistemático.

Una salida del codificador RS e insertador de retenedor de ubicación de paridad RS no sistemático 1 21 es emitida hacia el intercalador de datos 1 22 y emitida también hacia un procesador de compatibilidad regresiva 1 30 para volver calcular la paridad én el caso del paquete de datos mejorados. Además, el intercalador de datos 1 22 ejecuta la intercalación en los datos de entrada de acuerdo con la misma regla de intercalación del intercalador de datos anterior 1 12. La figura 3 es un diagrama del intercalador de datos ( 122 o 1 1 2) mostrado en la figura 2, en la cu l se muestra de manera ilustrativa un intercalador convolucional. En este caso, el número de ramificaciónes es 52 y el número ( ) de bytes de memoria de unidad es 4 (M = 4). Haciendo referencia a la figura 3, en el intercalador de datos, si un primer byte es introducido, es emitido d irectamente a través de una primera ramificación. Un segundo byte es introducido a través de una segunda ramificación, por medio de la cual es emitido un valor previo al byte 52*4. La figura 4 es un diagrama para explicar las secuencias de entrada y salida dé un intercalador de datos en una estructura VSB. Haciendo referencia a la figura 4, las entradas de datos son introducidas de manera sepuencial por unidad de segmento desde la parte superior hacia la inferior. Los bytes dentro de un segmento son introducidos secuencialmente de izquierda a derecha. Los números en los dibujos indican secuencias de salida de un intercalador de datos. En este caso, el intercalador de datos opera por medio de la unidad de segmento-52. Una salida del intercalador de datos 122 es introducida hacia la u nidad de codificación en cuadrícula 23. La unidad de codificación 1 23 codifica! una entrada de 2-bit en tres bits para salida . Una salida de la unidad de codificación en cuadrícula 123 es introducida al multiplexor de estructura 140. El multiplexor de estructura 140 inserta una sincronización de campo y una sincronización de segmento en la salida de la un idad de codificación en cuadrícula 123 y después emite una señal correspondiente hacia el transmisor 150. El transmisor 1 50 incluye un insertádor piloto 1 51 , un modulador VSB 1 52 y U n convertidor de radiofrecuencia (RF) 153. El transmisor 1 50 desempeña el misme rol que el transmisor VSB convencional. Para convertir los datos de salida de la unidad de codificación en cuadrícula 123 en datos conocidos definidos por una parte de transmisión/recepción, la inicialización de una memoria dentro dé la unidad de codificación en cuadrícula 1 23 es necesaria para los datos conocidos insertados en el paquete de datos mejorados. Para la inicialización, uná entrada del codificador en cuadrícu la necesita ser modificado. La paridad RS afectada por los datos correspondientemente modificados es re-calculada pa ra ser sustituida por los datos de paridad originales. Este proceso es ejecutado por el procesador de compatibilidad regresiva 1 30.

La figura 2 es un diagrama detallado de la unidad de codificación en cuadrícula 123 que puede ser inicializada. Haciendo referencia a la figura 2, una unidad de codificación en cuadrícula de acuerdo con una modalidad de la presénté invención incluye un convértidor de byte a símbolo 201, un multiplexor 202 qhe selecciona una entrada de codificador en cuadrícula , un codificador en cuadrícula 203 y un controlador de ¡nicialización 204 que inicializa el codificador en cuadrícula. El convertidor de byte á símbolo 201 de la unidad codificadora en cuadrícula recibe datos intercalados por la unidad de byte, convierte ios datos recibidós para la unidad de símbolo, ejecuta la intercalación de 12-sentidos y después emite los datos intercalados para el multiplexor 202. En general, una salida del convertidor de byte a símbolo 201 es seleccionada por el multiplexor 202 y es émitida después de manera directa hacia el codificador en cuadrícula 203. Incluéive, si los datos intercalados son datos conocidos y si los datos conocidos corresponden a una parte inicial de una secuencia de datos conocidos introducida dé manera consecutiva, es necesaria la ¡nicialización del codificador en cuadrícula 203. El codificador en cuadrícula 203 incluye un dispositivo de memoria y una salida actual es afectada por una entrada actual y por entradas previas. De esta manera, a fin de emitir un patrón de datos conocidos después de la codificación en cuadrícula, es necesario un proceso para la inicialización del dispositivo de memoria dentro del codificador en cuadrícula 203 para un valor predeterminado. En caso de que seá necesaria la inicialización del dispositivo de memoria del codificador en cuadrícula 203, una porción de los datos onocidos! es reemplazada por los datos de inicialización para ser emitidos hacia el codificador en cuadrícula 203. De ser as í, e| d ispositivo de memoria dentro del codificador en cuadrícula 203 es inicializado para un valor predeterminado por los datos de inicialización. Una salida del codificador en cuadrícula 203 después de la inicialización puede convertirse en Ips datos conocidos codificados dentro de un patrón prometido por la parte de transmisión/recepción . El controlador de inicialización 204 que in icializa el codificador en cuadrícula 2Q3 recibe un valor del dispositivo de memoria dentro del codificador en cuadrícula 203, génera los datos de inicialización para ser introducidos al codificador en cuadrícula 203, y después emite los datos generados hacia el multiplexor 202 y el procesador de compatibilidad regresiva 1 30. En particular, el codificador en cuadrícula 203 codifica ün bit superior de dos bits que configuran un símbolo en 1 bit utilizando un dispositivo de memoria y después emite dicho 1 bit. El codificador en cuadrícula 203 codifica un bit inferior de los dos bits en 2 bits que utilizan dos dispositivos de memoria y después emite los 2 bits. En este caso, si los datos dé entrada son los datos conocidos y si los datos conocidos corresponden a una parte de inicio de una secuencia de datos conocidos introducidos de manera consecutiva, los dispositivos de memoria necesitan ser iniciaiizados para emitir datos conocidos específicos después de la codificación en cuadrícula. De esta manera , si es necesaria la inicialización del dispositivo de memoria dentro del codificador en cuadrícula 203, el controládor de inicialización 204 genera datos de inicialización de acuerdo para u n estado actual y estado de inicialización específico del dispositivo de memoria y después emite los datos de inicialización generados para el multiplexor 202, Los datos de inicialización constan de 4 bits, es decir, dos símbolos. En este caso, el codificador en cuadrícula 203incluye doce codificadores . Doce bytes em itidos desde el multiplexor 202 son introducidos de manera seeuencial hacia los doce codificadores, de forma respectiva. En este caso , cuatro bits iniciales, es decir, dos símbolos de cada byte pueden convertirse en los datos de iniciálización . En particular, el controládor de inicialización 2Q4 genera datos de inicialización para inícializar el dispositivo de memoria del codificador en cuadricula 203 en las dos secciones de símbolo a partir de las cuales inicia upa secuencia de datos conocidos y después emite los datos de iniciá lización generados para el multiplexor 202 y el procesador de compatibilidad regresiva 1 30. El procesador de compatibilidad regresiva 1 30 recibe la sal ida del codificador RS & insertador de retenedor de ubicación de paridad no sistemático 1 21 y la salida del controládor de inicialización 204 de la unidad de codifióación en cuadrícula 123, genera la paridad de 20-byte no sistemática y después emite la paridad gerierada para el multiplexor 202 de la unidad de codificación en cuadrícula 123. En particular, ya qué la inicialización dei dispositivo de memoria de la unidad de codificación en cuadrícula 1 23 se logra mediante nuevos datos en lugar de ser lograda por los datos intercalados a través del intercaiador de datos 1 22 , la paridad RS es regenerada para ser süstituida por los datos de paridad original. Esto es ejecutado por el procesador de compatibilidad regresiva 1 30. El procesador de compatibilidad regresiva 1 3Ó incjuye una memoria temporal de paquete 1 31 , un convertidor de símbolo a byte 1 32 , µ? codificador RS no sistemático 1 33 y un convertidor de byté a sírribólo 1 34. La salida del codificador RS & insertador de rétenedor de u bicación e paridad RS no sistemático 1 21 es introducida a l intercaiador dé datos 122 y la memoria temporal de paquete 1 31 del procesador de compatibilidad regresiva 1 30. Los datos dé inicialización del controlador de inicialización 204 de la unidad de codificación en cuadrícula 123 es introducida hacia el multiplexor 202 de la unidad de codificación en cuadrícula 1 23 y el convertidot de símbolo a byte 132 del procesadór de compatibilidad régresiva 130. En este caso, ya que la entrada y la salida del codificador RS & insertador de reténedor de ubicación de paridad RS no sistemático 121 sigue a las unidades de byte, el convertidor de símbolo a byte 132 convierte la unidad de símbolo de los datos de inicialización a la unidad de byte y emite después los datos convertidos para la memoria temporal de paquete 1 31 . La memoria témpora! de paquete 1 31 recibe una salida de byte del codificador RS e insertador dé retenedor de ubicación de paridad RS no sistemático 121 y una salida de byte del convertidor de símbolo a byte 1 32 , almacena de forma temporal las salidas recibidas y después emite las salidas almacenadas para el codificador RS no sistemático 1 33. El codificador RS no sistemático 1 33 recibe una salida de byte de la memoria temporal de paquete 1 31 , genéra una paridad dé 20-byte y después emite la paridad generada para el m ultipléxor 202 dél codificador en cuadricula 1 3 a través del convertidor de byte a símbolo 134 para Ja conversión de unidad a unidad de símbolo. Si (os datos introducidos , los cuales fueron intercalados y convertidos al símbolo, corresponden con la parte inicial de la secuencia de datos conocidos, el multipléxor 202 selecciona para emitir un símbolo de inicialización dél controlador de inicializació 204 en lugar del símbolo introducido. Si los datos introducidos son un retenedor de ubicación de paridad, el multipléxor 202 selecciona un símbolo de salida del convertidor de símbolo a byte 1 34 dél procesador de compatibilidad regresiva 1 30 en lugar del símbolo introducido. En otros casos, el multipléxor 202 selecciona los datos introducidos desde el convertidor de byte a símbolo 201 , los cualés fueron intercalados y convertidos para el sím bolo, y después em ite los datos seleccionados para el codificador en cuadrícula 203. En particular, los símbolos en los primeros dos lugares de la secuencia de datos conocidos son sustituidos por los símbolos de inicialización para ser introducidos hacia el codificador en cuadrícula ¿03. Un símbolo en una ubicación de paridad dentro de cada paquete es sustituido por el símbolo de paridad recaiculádo por el procesador de compatibilidad regresiva 130 para ser introducidó al codificador en cuadrícula 203. En caso de Que el codificador RS & ínsertador de retenedor de ubicación de paridad RS no sistemático 1 21 inserte ü n byté nulo para el paquete de datos mejorados en lugar de insertar una paridad RS no sistemática , una paridad RS no sistemática del paquete de datos mejorados es calculada por el procesador de compatibilidad regresiva 1 30 sin importar la inicialización del codificador en cuadrícula y déspués es introducida al codificador en cuadrícula 203. El codificador en cuadrícula 203 ejecuta la codificación en cuadrícula en los datos emitidos desde el multiplexor 202 y después emite los datos codificados hacia el multiplexor de estruótura 140. El codificador en cuadrícula 203 emite un estado del dispósitivó de memoria dentro del codificador en cuadrícula para el controlado! de inicialización 204.

Inserción de Datos Conocidos v Ubicáción de Paridad RS No sistemática La inserción de datos conocidos y la fijación de ubicación de paridad RS no sistemática de acuerdo con la presente invención se explican en detalle cómo sigue.

En primer lugar, si un paquete de 1 87-byte intiOducidó es un paquete de datos principales, el codificador RS & ínsertador de retenedor de ubicación de paridad RS no sistemático genera la páridad de 20-byte al ejecutar la codificación RS sistemática como el sistema ATSC VSB y después une la paridad de 20-byte generada a u na párte posterior del byte-187. En el caso de un paquete de datos mejorado, 1 87 bytes entre los 207 bytes para ser emitidos corresponden a los datos de entrada y Í0 bytes se convierten en un byte de paridád . Este es el mismo caso de la codificación RS sistemática . Incluso, una ubicación de la paridad de 20-byte puede diferir dentro de los 207 bytes para cada paquete de datos mejorados y se encuentra un valor de paridad mediante codificación RS no sistemática . Una vez que se determina la ubicación de paridad, los datos son colocados en 187 bytes en donde la paridad no está ubicada . Las paridades no sistemáticas insertadas por el codificador RS & ínsertador de retenedor de ubicación de paridad RS no sistemático pueden convertirse en paridades prácticas o solamente corresponder a un byte vacío importancia para retener la ubicación de paridad . En caso de que las paridades RS no sistemáticas sean insertadas como el byte vacío, el procesador de compatibilidad regresiva calcula el valor de paridad para sustitución. La paridad RS es recalculada por medio de| procesador de compatibilidad regresiva para el paquete de datos mejorados que incluyen los datos de inicialización en cuadrícula .

Para un paquete de datos mejorados que incluye datos conocidos para ser reem plazados por los datos de inicialización en cuadrícula, se requiere recalcular los datos de paridad RS para el paquete de datos mejorados ya que el reemplazo por medio dé I QS datos de inicialización es ejecutada en la Unidad de codificación en cuadrícula que está detrás del codificador RS o un insertado? de ubicación de paridad RS no sistemática 1 21 . Si una ubicación de una paridad existente dentro de un paquete queda detrás de los datos que se van a sustituir mediante inicialización en una entrada del codificador en cuadrícula , es capaz de calcular una nueva paridad por medio de codificación RS al utilizar los datos sustituidos. En este caso , si la codificación RS sistemática es ejecutada en el paquete de datos mejorados qué incluyen los datos de in icialización, es incapaz de insertar datos conocidos en un área de paridad ya que la ubicación de paridad R S ya está determinada. Una ubicación de ciatos q ueda delante de la paridad es muy limitada . Por tanto un área disponible para la inicialización en cuadrícula es limitada de manera Correspondiente. Incluso, sí la codificación RS no sistemática es ejecutada sobre el paquete de datos mejorados que incluyen I QS datos de inicialización, la ubicación de paridad es móvil y los datos conocidos pueden ser insertados en el área de paridad de la codificación RS sistemática. También es ventajoso que la limitación de la ubicación de datos para la inicialización en cuadrícula sea casi elim inada en comparación con el caso de utilización del codificador RS sistemático. Si un paquete es introducido al intercalador de datos mostrado en la figura 3, es intercalado y emitido ??t la unidad de byte. La intercalación reordená la secuencia de datos. La figura 4 es un diagrama para explicar el orden de entrada/salida dé un i ntercalador de datos en una estructura VS. Haciendo referencia a la figura 4, los datos dentro de un paquete son introducidoá al intercalador de datos por medio de la unidad de byte. En este caso, los datos son introducidos de arriba hacia debajo de acuerdo con una secuencia de segmento. Los datos son introducidos desde un primer byte izquierdo hácia un byte 207o derecho en orden dentro dé un segmento. Por tanto, si los datos son introducidos y si un campo n° inicia en la figura 4, se lleva a cabo una entrada de intercalador de datos en una secuencia de byte #1 , byte #21 0 y similar. Una salida de interca lador de datos se lléva a cabo err una secuencia de byte #1 , byte #2, byte #3 y similar. Por tanto, la secuencia de los bytes introducidos y la secuencia de los bytes emitidos son diferentes entre si por la intercalación . En particular, ya que él intercalador de datos tiene la rriisma configuración del intercalador convencional que tiene la ramificación (B) de 52 , la secuencia, como se muestra en la figura 4, se redondea por un ciplo de 52-byté en la salida de un segmento. Por tanto, el byte #210, byte #262 y similares son em itidos después del byte #1 , se han emitido el byte #53, byte #1 05 y byte #157.

Por tanto, si se va a ejecutar la codificación RS sistemática , la paridad existirá por íp menos para 20 bytes de cada segmento. Las paridades pueden ser emitidas de acuerdo con la secuencia de salida intercalada delante de los bytes de inicialización pára la inicialización en cuadrícula para la generación de datos conocidos . De ser así, la codificación RS será ejecutada delante dé la información que indica como los datós serán sustituidos para la inicialización . Empero, esto es imposible. Por tánto, el error tiene fugar en la codificación RS . En un aspecto de una unidad de segmento para la salida del intercalador de datos, cada segmento puede ser configurado de una manera que los datos de sustitución para lá inicialización están ubicados en una ubicación de datos emitidos delante de todos los bytes de paridad RS. I nclusive, las ubicaciones de bytes de inicialización están restringidas al área limitada, y por tanto esto coloca limitación en un área en la cual pueden ser insertados los datos conocidos. Como se mencionó en la descripción anterior, en un aspecto de una ubicación de paridad RS dentro de un segmento y en un aspecto de una salida del intercalador de datos, la restricción , que ocurre en caso de utilizar solamente la codificación RS sistemática, para la ubicación de inserción de datos conocidos solamente puede ser eliminada si la paridad es calculada al permitir que la paridad RS sea emitida detrás dé los bytes de inicialización y al ejecutar la codificación RS no sistemática. También es posiblé mantener la compatibilidad con el receptor VSB donvenciorial incapaz de soportar E-VSB. La figura 5 es un diagrama de configuraciones de datos antes y después dé un intércaladór de datos de acuerdo con la inserción de datos conocidos de la presente invención . En la figura 5A, se muestra una configuración de datos en un extremo de entrada de un intércaladór dé datos. En la figura SB se muestra una configuración en un extremo de salida del intércaladór de datos que corresponde á la ponfiguración de entrada de la figurá 5A. En primer lugar, un receptór recibe datos én un orden dé un extremo de salida del intércaladór de datos. Para recibir datos conocidos consecutivos, los datos conocidos serán insertados de manera consecutiva como la secuencia de numeración de la figurá 4. Para convertir yn segmento recibido por el receptor en los datos conocidos como el ejemplo mostrado en la figura 5B, un segmento es dividido en una unidad de 52 bytes y los datos conocidos serán insertados eh la misma posición de byte por unidad de 52-byte como ert el ejemplo mostrado en la figura 5A. En este caso, un byte de inicialización necesita ser ubicado en una parte inicial de una secuencia de datos conocidos. Por tanto, una vez que se determina una ubicación de los datos conocidos déntro del segmento, se determina una ubicación, en donde terminan ios datos normales e in ician los datos conocidos en un aspecto de un extremo de salida del intércaladór de datos, como la ubicación de! byte de inicialización . Una vez que se determinan las ubicaciones de los datos conocidos y el byte de inicialización, es posible determ inar u na ubicación dé un byte de paridad RS no sistemático. En este caso, los bytes de paridad con ubicados para ser emitidos detrás de los bytes de inicialización en un aspecto de la salida del intercalador de datos. En particular, en un aspecto de un segmento, ya que una secuencia q ue tiene una numeración reducida en la figura 4 es emitida primero desde el intercalador de datos, la paridad RS es ubicada para un n úmero posterior de las secuencias de numeración de los bytes de inicialización . La figura 6 muestra un ejemplo en el que los datos conocidos, los bytes de inicialización y los bytes de paridad RS no sistemáticos son ubicados dentro de un segmento. Haciendo referencia a la figura 6, un segmento consta de 207 bytes. Los primeros tres bytes son fijados como bytes de encabezado MPEG y el resto 204 bytes están configurados con datos. 20 bytes entre los 204 bytes son bytes de paridad RS y los 184 bytes restantes consta n de bytes de datos puros y bytes de datos conocidos. Los bytes de datos conocidos pueden ser divididos en bytes para in icialización y bytes de datos conocidos puros. En la figura 6, en un aspecto de una salida del intercalador de datos, un segmento es dividido entre la unidad de 52-byte para em itir datos conocidos de manera consecutiva para cada grupo de 52-byte. Si se determ ina una ubicación de los datos conocidos y si existe un byte de inicialización en un lugar específico dentro de un segmento, la paridad RS no sistemática es ubicada detrás del byte de inicialización en un aspectp de una salida del intercaladór de datos. Por ejem plo, la inserción de los datos conocidos, en un aspecto de una configuración de salida del intercaladór de datos mostrada en la figura 5B, si los datos conocidos son insertados detrás del encabezado MP EG en un prinier segmento para alcanzar un extremo del segmento, los bytes de encabezado MPEG en el segundo segmento pueden ser utilizados como una continuación de los datos conocidos debido á qué los bytes de encábezado MPEG para un paquete de datos mejorados tiénen un valor predeterminado entre un transm isor y n receptor. Por tanto, el paquete de datos mejorados de acuerdo con lá presente invención pueden ser configurados para incluirlos datos mejorados que transportan la información y los datos conocidos insertados para mejoram iento del rendimiento de recepción . En esta casó, los datos conocidos no son susceptibles á ser ubicados en una ubicación de un encabezado de 3-byte MPEG en un aspecto de una unidad de segmento, necesita el byte de inicialización en uná parte inicial de los datos conocidos, y los bytes de paridad RS son Ubicados para ser em itidos detrás del byte de i nicialización en una salida del intercaladór de datos. Por tanto, esto se toma en consideración para permitir que el formateador de paquete E-VSB 1 02 determine la ubicación de datos conocidos correspondiente.

U na vez que se determina ia ubicación de los datos conocidos, Una ubicación de ia inicialización es determinada de manera correspondiente. Un paquete de datos mejorados es configurado para u bicar una paridad RS detrás de ia ubicación dei byte de inicialización. Por ejemplo, si un segmento es dividido én cuatro grupos por la u nidad de 52-byte (cuarto grupo final incluye 51 bytes) , ios datps conocidos pueden ser colocados en cualquier ubicación de cada uno de los grupps excepto las ubicaciones de Ipá últimos cinco bytes de cada grupo. La figura 7 es un diagrama de bloque de un sistema de recepción de emisión digital de acuerdo con una modalidad de la presente invención, En particular, el sistema de recepción de emisión digital recibe datos transmitidos desde el sistema de transmisión de em isión digital mostrado en la figura 1 y después recupera los datos recibidos dentro de los datps originales mediante desmodulación y ecualización . Haciendo referencia a la figura 7, un sistema de recepción de em isión digital de acuerdo con una módalidad de la presente invención incluye un sintonizador 701 , un desmodulador 702, un detector & generador dé datos conocidos 704, un descodificador Viterbi 705, un desintercalador 706, un descodificador RS & eliminador de paridad RS no sistemática 707 y un desaléatorizador 708. El sistema de recepción de transmisión de emisión digital incluye un eliminador de paquete de datos principales 709, Un desformat^adór de paquete E-VSÍB 710 y uri prooe, sa^dof de datos E-VS B 71 1 . El ¡sintonizador 701 selecciona para convertir de RF a I F una frecuencia dé un canal específico y después la em ite para el desmodulador 702 y el detector & generador de datos conocidós 704.

El desmoduíádor 702 ejecuta la recuperación de portadora y la recuperación de sincronización en la frecuencia dé canal Seleccionado de manera qué convierte la señal de entrada hacia una señal de banda base y después emite la señal de banda base hacia el ecualizador 703 y el detector & generador de datos géneradós 704. El ecualizador 703 compensa la distorsión en el canal inclu ido en la señal desmodulada y después emite la señal compensada hacia el déscodificadór Viterbi 705. En este caso, él detector & generador de datos conocidos 704 detecta una secuencia de símbolo dé datos conocidós insértada por una parte de transmisión a partir de los datos de entrada/salida del desmodulador 702, es decir, los datos antes o después de la desmodulación y después emite una secuencia de símbolo generada de los datos conocidos para el desmoduíádor 702 y el ecualizador 703: El desmodulador 702 es capaz de mejorar el rendimiento de desmodulación utilizando la secuencia de sím bolo de datos conocidos en la recuperación de sincronización o portadora. Dé igual manera , el ecualizador 03 es capaz de mejorar el rendimiento de ecualización empleando los datos conocidos E l descodificador Viterbi 705 convierte el simpólo de datos principales y el símbolo de datos mejorados emitidos desde el ecualizador 703 a bytes por medio de la descódificápión Viterbi y después emite los bytes convertidos hacia el desintercalador 706. El desintercalador 706 ejecuta un proceso inverso al del intercalador de datos dé la parte de transmisión y después emite una señal correspondiente hacia el descodificador RS & eliminador de paridad RS no sistemática 707. El descodificador RS y el elim inador de paridad RS no sistemática 707 ejecuta la descodificación RS sistemática en caso de que el paquete recibido sea un paquete dé datos principales. Si el paquete recibido es un paquete de datos mejorados, el descodificador RS & eliminador de Raridad RS no sistemática 707 elimina el byte de paridad RS no sistemática desde el paquete y después lo em ite hacia el desmodulador 708. El desaleatorizador 708 ejecuté un proceso inverso al de un aleatorizador de una salida del descodificador RS y el eliminador de paridad RS no sistemática 707, inserta el byté de sincron ización M PEG en un frente de cada paquete y después lo emite mediante una unidad de 1 88-byte. Una salida del desaleatorizador 708 es emitida para el descodificador MPEG (ne mostrado en los dibujos) y el eliminador dé paquete dé datos principales 709.

El descodificador MPEó principal éjecuta la descodificación de u n paquete que corresponde solamente a MPEG principal. Esto se debe a que el paquete de datos mejorados, el cual tiene un PI O de paquete nulo o diferente PIO con la corriente de datos principales, es ignorado por el descodificador MPEG principal en vez de ser utilizado para la descodificación. Entretanto, el eliminador de paquete de datos principales 709 elimina el paquete de datos principales de 1 88-byte desde Ja salida del desaleatorizador 708 y después lo emite hacia el desformateador de paquete E-VSB 710. El desformateador de paquete E-VSB 71 0 elim ina el encabezadó MPEG de 4-byte y ubica retenedores para los datos conocidos insertados por el formateador de paquete E-VS B de la parte de transmisión, y después lo emite para el procesador de datos E-VSB 71 1 . El procesador de datos E-VSB 71 1 emite finalmente datos mejorados al ejecutar un proceso inverso al del pre-procesador Er VSB 1 01 de la parte de transmisión den una salida del desformateador de paquete E-VSB 71 0. En consecuencia , la presente invención proporciona los efectos o ventajas siguientes. En primer lugar, la presente invención es resistente contra el error en la transmisión de datos complementarios a través de un canal . La presente invención es compatible con un receptor VSB convencional. Además, la presente invención permite una recepción sin errores de los datos complementarios en un canal que tiene imagen fantasma y ruido peor que aquellos del sistéma VSB de la técn ica relacionada. En seg undo lugar, la presente invención transmite datos conocidos insertados en una ubicación específica de un área de datos, mejorando de esta manera el rendimiento de recepción de un sistema de recepción que tiene variaciones de canal considerables. En particular, la presente invención puede mover una u bicación de paridad al ejecutar codificación RS no sistemática en el paquete de datos mejorados que incluye datos conocidos, insertando de esta manera una secuencia de datos conocidos consecutivamente larga y elevando un gradó de libertad de una ubicación de inserción . En particular, es posible insertar datos conocidos én un área de paridad de codificación RS sistemática y expandir un área donde se pueden insertar los bytes de inicialización . Fina lmente, la presente invención es aplicable de manera efectiva a un receptor portátil o móvil q ué requiere solidez contra el ruido con variaciones de canal considerables. Será evidente para aquellós con experiencia en la técnica que se pueden hacer variaá modificaciones y variaciones en la presente invención sin apartarse del espíritu o alcance de la invención . Por tanto, se pretende que la presente i nvención cubre las modificaciones y variaciones de está invención a condición de que queden dentro del alcance de las reivindicaciones adjuntas y sus equivalentes.

Claims (1)

1. REIVINDICACION ES 1 . Un transmisor DTV para codificar datos principales y mejorados para transmisión, e\ transmisor DTV que comprende: un pre-procesador para pre-proce§ar los datos mejorados por medio de la codificación d$ los ddtos mejorados para corrección de error anticipado (FEC) y expandir los datos mejorados codificados-FÉC; un formateador de datos para generar los paqueteé de datos mejorados que incluyen los datos mejorados pre-procesados y para insertar datos conocidos a por lo menos uno de los paquetés de datos mejorados; un primer multíplexor para multiplexar los paquetés de datos mejorados con paquetes de datos principales que incluyen datos principales; y un codificador RS para codificar-RS los paquetes de datos principales y mejorados multipiexados, el Codificador RS que agrega datos de paridad sistemáticos a cada paquete de datos principales y agrega retenedores de ubicación de paridad RS a cada paquete de datos mejorados. 2. El transmisor DTV de conformidad con la reivindicación 1 , caracterizado porque el codificador RS inserta datos de paridad RS no sistemática dentro e los retenedores de ubicación de paridad RS incluidos en cada paquete de datos mejorados . 3. El transmisor DTV de conformidad con la reivindicación 1 , 6 caracterizado porque el codificador RS inserta datos nulos dentro de retenedores de ubicación de paridad RS incluidos en cada paq uete de datos mejorados. 4. El transmisor DTV dé conformidad con la reivindicación 1 , que comprende además: un intercalador de datós para intércalar los paquetes de datos principales y mejorados codificados RS; un convertidor de byte-símbolo para convertir los paquetes de datos intercalados en símbolos; y un codificador en cuadrícula para codificación en cuadrícula de ios símbolos convertidos, el codificador en cuadricula que es inicializado cuando los símbolos emitidos desde el convertidor byte-símbolo son símbolos qúe representan un inicio de una secuencia dé datos conocidos . 5. El transmisor DTV de conformidad cbn la reivindicación 4 , cáfacterizado porque el codificador en cuadrícula es inicializado dé manera que una salida desde el codificador en cuadrícula tiene u patrón de datos conocidos cuando urta entrada al codificador en cuadrícula tiene un patrón de datos conocidos. 6. El transmisor DTV de conformidad con la reivindicáción 4, que comprende además: un controlador de inicialización para generar símbolos de datos de inicialización requeridos para inicializar una o más memorias incluidas en el codificador en cuadrícula; y un segundo multiplexor para emitir los símbolos de datos de ¡nicialización para el codificador en cuadrícula cuando los símbolos emitidos desde el convertidor de byte-símbolo son lós símbolos que representan él in icio de la secuencia de datas conocidos. 7. El transmisor DTV de conformidad con la reivindicación 6, caracterizado porque las memorias, incluidas en eJ codificador en cuadricula son ipicialízadas cua ndo los símbolos de datos de ¡nicialización son procesados en el codificador en cuadrícula . 8. El transmisor DTV de conformidad cort la reivindicación 6, que comprende además un procesador de compatibilidad regresiva para genérar nuevos símbolos de paridad en base a una salida del codificador RS y los símbolos de datos de ¡nicialización y proporcionar los nuevos símbolos de paridad para el segundó multiplexor. 9. El transmisor DTV de conformidad ópn la reivindicación 8, caracterizado porque el segundo multiplexor emite los nuevos sím bolos dé paridad para el códificador en cuadrícula cuando los símbolos emitidos desde el convertidor de byte-símbolo qué representan los retenedores de ubicación dé paridad RS. 1 0. El transmisor DTV de conform idad con la reivindicación 6, Caracterizado porque el controlador de ¡nicialización genera lós símbolos de datos de ¡nicialización en base a valores previos de las memorias de manera que los valores actuales de las memorias sé fijan a cero. 1 1 . El transmisor DTV de conformidad con la reivindicación 4, caracterizado porque un número total de los s ímbolos que representan el inicio de la secuencia de datos conocida es 2. 1 2. El transmisor DTV de conformidad con la reivindicación 1 , caracterizado porque los paquetes de datos principales contienen datps MPEG de audio y vídeo (AV). 1 3. El transmisor DTV de conformidad con la reivindicación 4 , q ue com prende además un seg undo multiplexor para multíplexar una salida del codificador en cuadrícula con señales de sincronización de imagen y segmento. 14. El transm isor DTV de cónformidád con la reivindicación 1 3, q ue comprende además: un insertador piloto para insertar señales piloto dentro de u na señal dé salida del segundo multiplexor; un modulador para convertir la señal que tiene las señales piloto en una seña! de frecuencia intermedia (I F) ; y un convertidor RF para convertir la señal I F en una señal RF para transmisión. 15. El transmisor DTV de conformidad con la reivindicación 1 , caracterizado porque el pre-procesador expande los datos mejorados codificados-FEC mediante la inserción de una pluralidad de bits nulos. 1 6. El transmisor DTV de conformidad con la reivindicación 2 , que com prende además: un intercalador de datos para intercalar los paquetes de datos principales y mejorados codificados-RS; un codificador convoluciona l para codificar los paq uetes de datos intercalados con un código convolucional ; un desintercalador de datos para, desintercalar jos paquetes de datos codificados con el código convolucional; y un eliminador de byte RS par a eliminar los datos de paridad sistemática y los datos de paridad RS río sistemática insertados én los rétenedorés de ubicación de paridad RS. 1 7. El transmisor DTV de conform idad con la reivindicación 1 6 , caracterizado porque el codificador convolucional convierte los paquetes de datos intercalados én símbolos y codifica solamente los símbolos de datos mejorados. 1 8. El transm isor DTV de conformidad con la reivindicación 3 , q ue comprendé además: un intercalador de datos para intercalar los paquetes de datos principales y mejorados codificados-RS; u n codificador convolucional para codificar los paq uetes de datos intercalados con un código convolucional; un desintercalador de datos para desintercalar los paquetes de datos codificados con el código convolucional ; y un elim inador de byte RS para eliminar los datos de paridad sistemática y los datos nulós insertados en los retenedores de ubicación de paridad RS. 1 9. El tra nsmisor DTV de conformidad con la reivindicación 17, caracterizado porq ue el codificador convolucional convierte los paquetes de datos intercalados en símbolos y codifica solamente los símbolos de datos mejorados . ¿0. Un método para procesar datos principales y mejorados para transmisión en un transmisor DTV, el método que comprende: pre-procesar ios datos mejorados med iante la codificación de los datos mejorados para corrección de error anticipada (FEC) y expandir los datos mejorados codificados-FEC; generar paquetes dé datos mejorados que incluyen los datos mejorados pre-procesadós e insertar datos conocidos a par lo menos uno de los paquetes de datos mejorados; m ultiplexar los paquetes de datos mejorados con paquetes dé datos principales que incluyen los datos principales; y codificar-RS los paquetes dé datos principales y mejorados multiplexados mediante la adición de datos de paridad sistemática para cada paquete de datos principales y mediante la adición de retenédores de ubicación de paridad RS pára cada paquete de datos mejorados . 21 . El método de conformidad con la reivindicación 20, caracterizado porque lós datos de paridad RS no sistemática son insertados dentro de los retenedores de ubicación de paridad RS incluidos en cada paquete de datos mejorados. 22. El método de conformidad con la reivindicación 20, caracterizado porque los datos nulos son insertados dentro de los retenedores de ubicación de paridad RS incluidos en cada paquete de datos mejorados. 23. El método de conformidad con la reivindicación 20, que comprende además: I ntercalar los paquetes dé datos principales y mejorados codificádos-RS; convertir los paquetes de datos intercalados en s ím bolos ; codificar en cuadrícula los símbolos convertidos en un codificador en cuadrícula; é iriicializar el codificador en cuadrícula cuando los símbolos convertidos son símbolos que representan un inicio de una secuencia de datos conocidos. 24. El método de conformidad con la reivindicación 23, caracterizado porque el codificador en cuadrícula es inicializado de manera que una salida del codificador en cuadrícula tiene un patrón de datos conocidos cuando una entrada del codificador en cuadrícula tiene un patrón de datos conocidos. 25. El método de conformidad con la reivindicación 21 , que comprende además: generar símbolos dé datos de iniciálización requeridos para inicializar una o más memorias incluidas en el codificador en cuadrícula; y emitir los símbolos dé datos de iniciálización para el codificador en cuadrícula cuando los símbolos convertidos son los símbolos que representan el inicio de la secuencia de datos conocidos. 26. El método de conformidad con la reivindicación 25, caracterizado porque las memorias incluidas en el codificador en cuadrícula son inicializadas cuando los símbolos de datos de inicialización son procesados en el codificador en cuadrícula . 27. El método de conformidad con la reivindicación 25, que comprende además : generar nuevos símbolos de paridad en base a un paquete de d atos mejorados codificados-RS y los sím bolos de datos de inicialización ; y emitir ios nuevos sím bolos dé paridad para el codificador en cuadrícula cuando loé símbolos convertidos spn símbolos que representan los retenedores de ubicación de paridad RS. 28. El método de conformidad con la reivindicación 25, caracterizado porque lós sím bolos de datos de inicialización son generados en base a valores previos de las memorias de manera que los valores actuales de las memorias son fijados a cero. 29 El método de conformidad con la reivindicación 23, caracterizado porque un número total de los sím bolos que representan el inicio de la secuencia de datos conocidos es 2. 30. El método dé conformidad con la reivindicación 23, caracterizado porqué los paquetes de datos principales contienen datos Mf*EG de audio y vídeo (AV). 31 . El método de conformidad con la reivindicación 23, que comprende además multiplexar una séñal de sa lida del codificador en cuadrícula con señales de sincronización de imagen y de segmento. 32. El método de cónformidad con la reivindicación 31 , que comprende además: insertar señales piloto dentro de una señal de salida del codificador e'n cuadrícula que tiene señales dé sincronización; convertir la señal que tiene señales piloto en una señal de frecuencia intermedia (IF); y convertir la señal IF en una señal RF para transmisión. 33. El método de conformidad con la reivindicación 3Q, caracterizado porque ta expansión de los datos mejorados codificados-RS comprende insertar una pluralidad de bites nulos dentro de los datos mejorados FEC-codificados. 34. El método de conformidad con & reivindicación 21, que comprende además: intercalar los paquetes de datos principales y mejorados éodificados-RS; codificar los paquetes de datos intercalados con un código convolucional; desintercalar los paquetes de datos codificados con el código convolucional; y eliminar los datos de paridad sistemática y los datos de paridad RS no sistemática insertados dentro de los retenedores de ubicación paridad RS. 35. El método de conformidad con la reivindicación 34, caracterizado porque la codificación de los paquetes de datos intercalados con un código convolucional comprende: convertir los paquetes de datos intercalados en símbolos; y codificar los símbolos de datos mejorados solamente y desviar todos los demás símbolos. 36. El método de conformidad con la reivindicación 22, que comprende además: intercalar los paquetes de datos principales y mejorados podificados-RS; codificar los paquetes de datos codificados é intercalados con gn código convoluciorial; désintercalar los paquetes de datos codificados con el código convolucional; y remover los datos de paridad sistemática y los datos nulos insertados dentro de Itís retenedores de ubicación de paridad RS. 37. El método de conformidad con la reivindicación 36, caracterizado porque la codificación de los paquetes de datos intercalados cori un código convolucional comprende: convertir los paquetes de datos intercalados en símbolos; y codificar los símbolos de datos mejorados y desviar todos los demás símbolos. R ES U M EN DE LA INVENCIÓN Se describen un transmisor/repeptor de televisión digital (DTV) y un método para procesar datos en el transmisor/receptor DTV. En el transmisor DTV, un pre-procesador pre-procesa los datos mejorados al codificar los datos mejorados para corrección de error a nticipada (FEC) y expandir los datos mejorados codificádós-FEC . Ú n formateador de datos genera paq uetes de datos mejorados que incluyen los datos mejorados pre-procesados e inserta datos conocidos á por lo menos unp de los paquetes de datos mejorados . U n primer multiplexor multiplexá los paquetes dé datos mejorados con paquetes de datos principales que incluyen los datos principales. U n codificador RS codifica-RS los paquetes de datos principales mejorados multiplexados , el codificador RS q ue agrega datos de paridad sistemática a cada paquete de datos principales y agrega retenedores de ubicación cíe paridad RS a cada paquete de datos mejorados. En la presente, el codificador RS puede insertar datos de paridad RS no sistemática o datos nulos dentro de los retenedores de ubicación de paridad RS incluidos en cada paquete de datos mejorados.