KR101319868B1 - 디지털 방송 시스템 및 처리 방법 - Google Patents

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Abstract

본 발명은 디지털 방송 시스템과 관련된 것으로서, 특히 본 발명은 인핸스드 데이터가 전송되는 데이터 영역의 특정 위치에 송/수신측에서 알고 있는 기 정의된 기지 데이터를 삽입하여 전송하고, 수신측에서는 상기 기지 데이터를 복조나 등화 과정에 이용함으로써, 채널 변화가 심하거나 노이즈에 약한 환경에서 수신 성능을 향상시킬 수 있다. 또한 본 발명은 인핸스드 데이터에 대해 추가적으로 1/2 부호화하고, 프리 코더를 바이패스시켜 전송함으로써, 채널의 잡음 및 고스트에 대한 성능을 더욱 개선할 수 있다.
Figure R1020050103548
심볼 처리, 트렐리스 부호, 기지 데이터, 인핸스드 데이터

Description

디지털 방송 시스템 및 처리 방법{Digital broadcasting system and processing method}
도 1은 본 발명에 따른 디지털 송신 시스템의 구성 블록도
도 2a, 2b는 트렐리스 부호기 및 맵핑 예를 보인 도면
도 3a는 본 발명에 따른 E-VSB 심볼 처리부의 일 실시예를 보인 블록도
도 3a는 본 발명에 따른 E-VSB 심볼 처리부의 다른 실시예를 보인 블록도
도 4a 내지 도 4c는 본 발명에 따른 인핸스드 데이터 바이트를 두 바이트로 확장하는 예들을 보인 도면
도 5a 내지 도 5c는 본 발명에 따른 인핸스드 데이터 바이트를 네 바이트로 확장하는 예들을 보인 도면
도 6a 내지 도 6c는 본 발명에 따른 체계적 길쌈 부호기의 일 실시예를 보인 블록도
도 7a 내지 도 7c는 본 발명에 따른 체계적 길쌈 부호기의 다른 실시예를 보인 블록도
도 8a 내지 도 8c는 본 발명에 따른 비체계적 길쌈 부호기의 일 실시예를 보인 블록도
도 9a, 도 9b는 본 발명에 따른 1/2 부호기의 다른 실시예들을 보인 블록도
도 10은 본 발명에 따른 프리코더 바이패스부의 일 실시예를 보인 블록도
도 11은 본 발명에 따른 트렐리스 부호기의 메모리를 초기화하기 위한 입력 심볼의 예를 보인 도면
도 12a는 도 3a의 E-VSB 심볼 처리부에 도 6b의 길쌈 부호기, 도 10의 프리코더 바이패스부를 적용한 예를 보인 도면
도 12b는 도 12a와 동일한 동작을 수행하는 등가 도면
도 13은 본 발명에 따른 E-VSB 심볼 처리부의 또 다른 실시예를 보인 블록도
도 14는 본 발명에 따른 E-VSB 심볼 처리부의 또 다른 실시예를 보인 블록도
도면의 주요부분에 대한 부호의 설명
301,304,306,308,351,352,354,358 : 다중화기
302,355 : 역다중화기 303,356 : 1/2 부호기
305,353 : 프리코더 바이패스부 307,357 : 트렐리스 초기화 제어부
본 발명은 디지털 통신 시스템에 관한 것으로, 특히 VSB(Vestigial Side Band) 방식으로 변조하여 이를 송신하고 수신하는 디지털 방송 시스템, 및 처리 방법에 관한 것이다.
북미 및 국내에서 디지털 방송 표준으로 채택된 8T-VSB 전송방식은 MPEG 영상/음향 데이터의 전송을 위해 개발된 시스템이다. 그러나 요즈음 디지털 신호처리 기술이 급속도로 발전하고, 인터넷이 널리 사용됨에 따라서 디지털 가전과 컴퓨터 및 인터넷 등이 하나의 큰 틀에 통합되어 가는 추세이다. 따라서 사용자의 다양한 요구를 충족시키기 위해서는 디지털 방송 채널을 통하여 영상/음향 데이터에 더하여 각종 부가 데이터를 전송할 수 있는 시스템의 개발이 필요하다.
부가 데이터 방송의 일부 이용자는 간단한 형태의 실내 안테나가 부착된 PC 카드 혹은 포터블 기기를 이용하여 부가데이터방송을 사용할 것으로 예측되는데, 실내에서는 벽에 의한 차단과 근접 이동체의 영향으로 신호 세기가 크게 감소하고 반사파로 인한 고스트와 잡음의 영향으로 방송 수신 성능이 떨어지는 경우가 발생할 수 있다. 그런데 일반적인 영상/음향데이터와는 달리 부가 데이터 전송의 경우에는 보다 낮은 오류율을 가져야 한다. 영상/음향 데이터의 경우에는 사람의 눈과 귀가 감지하지 못하는 정도의 오류는 문제가 되지 않는 반면에, 부가데이터(예: 프로그램 실행 파일, 주식 정보 등)의 경우에는 한 비트의 오류가 발생해도 심각한 문제를 일으킬 수 있다. 따라서 채널에서 발생하는 고스트와 잡음에 더 강한 시스템의 개발이 필요하다.
부가 데이터의 전송은 통상 MPEG 영상/음향과 동일한 채널을 통해 시분할 방식으로 이루어 질 것이다. 그런데 디지털 방송이 시작된 이후로 시장에는 이미 MPEG 영상/음향만 수신하는 ATSC VSB 디지털 방송 수신기가 널리 보급되어 있는 상황이다. 따라서 MPEG 영상/음향과 동일한 채널로 전송되는 부가 데이터가 기존에 시장에 보급된 기존 ATSC VSB 전용 수신기에 아무런 영향을 주지 않아야 한다. 이와 같은 상황을 ATSC VSB 호환으로 정의하며, 부가데이터 방송 시스템은 ATSC VSB 시스템과 호환 가능한 시스템이어야 할 것이다. 상기 부가 데이터를 인핸스드 데이터 또는 EVSB 데이터라 하기도 한다.
또한 열악한 채널환경에서는 기존의 ATSC VSB 수신 시스템의 수신성능이 떨어질 수 있다. 특히 휴대용 및 이동수신기의 경우에는 채널변화 및 노이즈에 대한 강건성이 더욱 요구된다.
따라서 본 발명의 목적은 부가데이터 전송에 적합하고 노이즈에 강한 새로운 디지털 방송 시스템을 제공하는데 있다.
본 발명의 다른 목적은 송/수신측에서 알고 있는 기지 데이터(Known data)를 데이터 구간의 소정 영역에 삽입하여 전송함으로써, 수신 성능을 향상시키는 방송 시스템, 방법, 및 데이터 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 기지 데이터를 포함하는 인핸스드 데이터의 송/수신시 효과적인 심볼 처리 장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디지털 방송 송신 시스템은, 인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 바이트-심볼 변환부; 기지 데이터 심볼을 발생하는 기지 데이터 발생부; 및 상기 바이트-심볼 변환부의 출력 심볼이 기지 데이터 심볼이면 상기 기지 데이터 발생부에서 발생된 기지 데이터 심볼을 선택한 후 선택된 심볼 중 하나의 비트는 포스트 디코딩하여 출력하고, 다른 하나의 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 E-VSB 심볼 처리부를 포함하여 구성되는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 입력 심볼이 메인 데이터 심볼이면 그대로 바이패스하는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 인핸스드 데이터 패킷에 삽입된 MPEG 헤더 바이트와 인핸스드 데이터 패킷에 부가된 RS 패리티 바이트가 심볼로 변환된 경우에는 그대로 바이패스하는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 입력 심볼이 인핸스드 데이터 심볼이면 입력 심볼 중 하나의 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 다른 하나의 비트를 대체하여 출력하는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 입력 심볼이 인핸스드 데이터 심볼이면 입력 심볼 중 상위 비트에 대해 길쌈 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 상위 비트로 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 입력 심볼이 인핸스드 데이터 심볼이면 입력 심볼 중 하위 비트에 대해 길쌈 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 상위 비트로 출력하고, 부호화된 다른 하나의 비트는 하위 비트로 출력하는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 상기 선택된 기지 데이터 심볼 중 상위 비트는 포스트 디코딩하여 출력하고, 하위 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 것을 특징으로 한다.
상기 E-VSB 심볼 처리부는 상기 기지 데이터 열이 시작될 때 적어도 처음 두 심볼 동안에는 기지 데이터 심볼의 하위 비트를 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 것을 특징으로 한다.
상기 트렐리스 부호기의 메모리를 초기화하기 위한 데이터는 상기 트렐리스 부호기의 메모리 상태, 원하는 초기화 상태에 따라 달라지는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 디지털 방송 송신 시스템은, 인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 바이트-심볼 변환부; 기지 데이터 심볼을 발생하는 기지 데이터 발생부; 및 상기 바이트-심볼 변환부의 출력 심볼이 인핸스드 데이터 심볼이면, 상위 비트로는 상기 바이트-심볼 변환부의 출력 심볼의 상위 비트를 선택한 후 포스트 디코딩하여 출력하고, 하위 비트로는 상기 기지 데이터 발생부의 출력 심볼의 하위 비트를 선택한 후, 후단의 트렐리스 부호화부의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 E-VSB 심볼 처리부를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 디지털 방송 송신 시스템은, 인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 바이트-심볼 변환 부; 기지 데이터 심볼을 발생하는 기지 데이터 발생부; 및 상기 바이트-심볼 변환부의 출력 심볼이 인핸스드 데이터 심볼이면, 상위 비트로는 후단의 트렐리스 부호화부의 메모리 상태 값을 선택한 후 포스트 디코딩하여 출력하고, 하위 비트로는 상기 바이트-심볼 변환부의 출력 심볼의 하위 비트를 선택하여 출력하는 E-VSB 심볼 처리부를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 디지털 방송 처리 방법은,
인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 단계;
기지 데이터 심볼을 발생하는 단계;
상기 바이트-심볼 변환 단계의 출력 심볼이 기지 데이터 심볼이면 상기 기지 데이터 발생 단계에서 발생된 기지 데이터 심볼을 선택한 후 선택된 심볼 중 하나의 비트는 포스트 디코딩하여 출력하고, 다른 하나의 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계; 및
상기 바이트-심볼 변환 단계의 출력 심볼이 인핸스드 데이터 심볼이면 상기 바이트-심볼 변환 단계의 출력 심볼 중 하나의 비트에 대해 1/2 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 다른 하나의 비트를 대체하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 디지털 방송 처리 방법은,
인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 단계;
기지 데이터 심볼을 발생하는 단계;
상기 바이트-심볼 변환 단계의 출력 심볼이 기지 데이터 심볼이면 상기 기지 데이터 발생 단계에서 발생된 기지 데이터 심볼을 선택한 후 선택된 심볼의 상위 비트는 포스트 디코딩하여 출력하고, 하위 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계; 및
상기 바이트-심볼 변환 단계의 출력 심볼이 인핸스드 데이터 심볼이면 상기 바이트-심볼 변환 단계의 출력 심볼의 상위 비트에 대해 길쌈 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 디지털 방송 처리 방법은,
인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 단계;
기지 데이터 심볼을 발생하는 단계;
상기 바이트-심볼 변환 단계의 출력 심볼이 기지 데이터 심볼이면 상기 기지 데이터 발생 단계에서 발생된 기지 데이터 심볼을 선택한 후 선택된 심볼의 상위 비트는 포스트 디코딩하여 출력하고, 하위 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계; 및
상기 바이트-심볼 변환 단계의 출력 심볼이 인핸스드 데이터 심볼이면 상기 바이트-심볼 변환 단계의 출력 심볼의 하위 비트에 대해 길쌈 부호화를 수행한 후, 부호화된 하나의 비트는 포스트 디코딩하여 출력하고, 부호화된 다른 하나의 비트는 입력 심볼의 하위 비트를 대체하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 디지털 방송 처리 방법은,
인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 단계;
기지 데이터 심볼을 발생하는 단계;
상기 바이트-심볼 변환 단계의 출력 심볼이 기지 데이터 심볼이면 상기 기지 데이터 발생 단계에서 발생된 기지 데이터 심볼을 선택한 후 선택된 심볼의 상위 비트는 포스트 디코딩하여 출력하고, 하위 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계; 및
상기 바이트-심볼 변환 단계의 출력 심볼이 인핸스드 데이터 심볼이면, 상위 비트로는 상기 바이트-심볼 변환 단계의 출력 심볼의 상위 비트를 선택한 후 포스트 디코딩하여 출력하고, 하위 비트로는 상기 기지 데이터 발생 단계의 출력 심볼의 하위 비트를 선택한 후, 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 디지털 방송 처리 방법은,
인핸스드 데이터와 기지 데이터 중 적어도 하나를 포함하여 구성된 인핸스드 데이터 패킷 내 각 바이트와 메인 데이터 패킷 내 각 바이트를 심볼로 변환하는 단계;
기지 데이터 심볼을 발생하는 단계;
상기 바이트-심볼 변환 단계의 출력 심볼이 기지 데이터 심볼이면 상기 기지 데이터 발생 단계에서 발생된 기지 데이터 심볼을 선택한 후 선택된 심볼의 상위 비트는 포스트 디코딩하여 출력하고, 하위 비트는 후단의 트렐리스 부호기의 메모리를 초기화하기 위한 데이터로 치환하여 출력하는 단계; 및
상기 바이트-심볼 변환 단계의 출력 심볼이 인핸스드 데이터 심볼이면, 상위 비트로는 후단의 트렐리스 부호기의 메모리 상태 값을 선택한 후 포스트 디코딩하여 출력하고, 하위 비트로는 상기 바이트-심볼 변환 단계의 출력 심볼의 하위 비트를 선택하여 출력하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않 는다.
본 발명은 인핸스드 데이터 패킷 내 소정 위치에 송/수신측에서 미리 알고 있는 기지 데이터(known data)를 삽입하여 전송하고, 이를 수신기에서 이용하도록 함으로써, 수신기의 수신 성능을 향상시키기 위한 것이다.
특히 본 발명은 기지 데이터를 포함하는 인핸스드 데이터와 메인 데이터를 패킷 단위로 다중화한 후 이를 심볼 영역에서 부호화할 때 인핸스드 데이터에 대해서만 추가적인 부호화를 수행하기 위한 것이다.
도 1은 본 발명의 일 실시예에 따른 디지털 방송 수신기의 전체 구성 블록도로서, E-VSB 전처리부(101), E-VSB 패킷 포맷터(102), 패킷 다중화기(103), 데이터 랜더마이져(104), 스케쥴러(105), 리드 솔로몬 부호기 및 패리티 위치 홀더 삽입기(106), 데이터 인터리버(107), 바이트-심볼 변환기(108), E-VSB 심볼 처리부(109), 기지 데이터 발생부(110), 심볼-바이트 변환기(111), 비체계적 RS 부호기(112), 트렐리스 부호기(113), 프레임 다중화기(114), 및 송신부(120)로 구성된다.
이와 같이 구성된 본 발명에서 메인 데이터 패킷은 패킷 다중화기(103)로 출력되고, 인핸스드 데이터는 E-VSB 전처리부(101)로 출력된다. 상기 E-VSB 전처리부(101)는 인핸스드 데이터에 대해 추가의 에러 정정 부호화, 인터리빙, 널 데이터 삽입 등과 같은 전처리를 수행한 후 E-VSB 패킷 포맷터(102)로 출력한다.
상기 E-VSB 패킷 포맷터(102)는 상기 스케쥴러(105)의 제어에 의해 상기 전처리된 인핸스드 데이터와 널 데이터가 삽입된 기지 데이터 위치 홀더를 다중화하여 그룹을 구성한다. 이어 상기 그룹 내 데이터를 184바이트 단위의 인핸스드 데이 터 패킷으로 나누고, 상기 패킷 앞에 4바이트의 MPEG 헤더를 추가하여 188바이트 단위의 인핸스드 데이터 패킷(즉, MPEG 호환 패킷)으로 출력한다. 즉 하나의 인핸스드 데이터 패킷 그룹에는 연속하는 다수개의 인핸스드 데이터 패킷이 포함되어 있다.
상기 E-VSB 패킷 포맷터(102)의 출력은 패킷 다중화기(103)로 입력된다. 상기 패킷 다중화기(103)는 상기 스케쥴러(105)의 제어에 의해 메인 데이터 패킷과 인핸스드 데이터 패킷 그룹을 트랜스포트 스트림(Transport Stream ; TS) 패킷 단위로 시분할 다중화하여 출력한다.
즉, 상기 스케줄러(105)는 E-VSB 패킷 포맷터(102)에서 인핸스드 데이터와 기지 데이터 위치 홀더를 다중화할 수 있도록 제어 신호를 생성하여 출력하고, 또한 상기 패킷 다중화기(103)에서 메인 데이터 패킷과 인핸스드 데이터 패킷 그룹을 다중화할 수 있도록 제어 신호를 출력한다. 상기 패킷 다중화기(103)는 제어신호를 입력받아 TS 패킷 단위로 메인 데이터 패킷과 인핸스드 데이터 패킷 그룹을 다중화하여 출력한다.
상기 패킷 다중화기(103)의 출력은 데이터 랜더마이저(104)로 입력된다. 상기 데이터 랜더마이저(104)에서는 MPEG 동기 바이트를 버리고 나머지 187 바이트를 내부에서 발생시킨 의사랜덤(pseudo random) 바이트를 사용하여 랜덤하게 만든 후 리드-솔로몬 부호기(Reed-Solomon Encoder ; RS) 및 패리티 위치 홀더 삽입기(106)로 출력한다.
상기 RS 부호기 및 패리티 위치 홀더 삽입기(106)는 랜덤마이즈된 데이터에 대해 체계적(systematic) RS 부호화 또는, 비체계적 패리티 위치 홀더 삽입(Non-systematic RS parity Holder insertion)을 수행한다.
즉, 상기 리드-솔로몬 부호기/패리티 위치 홀더 삽입기(106)는 상기 데이터 랜덤마이저(104)에서 출력되는 187바이트의 패킷이 메인 데이터 패킷인 경우 기존 ATSC VSB 시스템과 동일하게 체계적 RS 부호화를 수행하여 20바이트의 패리티 바이트를 187바이트의 데이터 뒤에 부가한다.
한편 상기 리드-솔로몬 부호기/패리티 위치 홀더 삽입기(106)는 상기 데이터 랜덤마이저(104)에서 출력되는 187바이트의 패킷이 인핸스드 데이터 패킷인 경우 20개의 패리티 바이트가 뒷단의 데이터 인터리버(107) 출력단에서 187개의 정보 바이트보다 나중에 출력되도록 패킷 내 패리티 바이트의 위치를 정한 후 정해진 패리티 바이트 위치에는 널 바이트를 쓰고, 나머지 187개의 바이트 위치에는 상기 데이터 랜더마이저(105)에서 입력받은 187개의 정보 바이트를 앞에서부터 차례로 쓴다.
상기 널 바이트는 임의의 값으로 할 수 있고, 이러한 널 바이트는 나중에 비체계적 RS 부호기(112)에서 계산한 패리티 값으로 치환된다. 따라서 상기 널 바이트의 역할은 비체계적 RS 부호의 패리티 바이트의 위치를 확보하는 것이다.
상기 인핸스드 데이터 패킷에 대하여 비체계적 RS 부호를 사용하는 이유는 인핸스드 데이터의 값이 뒤에 설명할 E-VSB 심볼 처리부(109)에 의해 변경되었을 때 다시 RS 패리티를 계산하여야 하는데, 이때 상기 데이터 인터리버(107) 출력단에서 패리티 바이트들이 데이터 바이트보다 시간상 뒤에 출력되어야 하기 때문이다. 일 예로, K개의 데이터 바이트를 입력받아 P개의 패리티 바이트를 부가하여 RS 부호화를 할 때 전체 N(=K+P)개의 바이트 중에서 임의의 P개 바이트를 패리티 바이트로 사용할 수 있다. 상기 패리티 위치 홀더는 각 세그먼트마다 달라진다.
상기 RS 부호기/패리티 위치 홀더 삽입기(106)의 출력은 데이터 인터리버(107)로 출력되고, 상기 데이터 인터리버(107)는 이를 인터리빙하여 출력한다. 이때 상기 데이터 인터리버(107)는 비체계적 RS 부호기(112)에서 새로 계산되어 출력되는 RS 패리티 바이트를 입력받아 아직 출력되지 않은 비체계적 RS 패리티 위치 홀더를 치환한다. 즉 데이터 인터리빙된 187개의 정보 바이트가 먼저 출력되고 나서, 널 바이트가 삽입된 20개의 패리티 위치 홀더가 새로 계산된 20개의 RS 패리티 바이트로 치환되어 출력된다.
상기 데이터 인터리버(107)에서 출력되는 한 개의 바이트는 바이트-심볼 변환기(108)에서 네 개의 심볼로 변환되어 E-VSB 심볼 처리부(109)로 출력된다. 여기서 한 심볼은 두 개의 비트로 구성된다.
또한 기지 데이터 발생부(110)에서 생성된 기지 데이터도 E-VSB 심볼 처리부(109)로 출력된다. 이때 상기 기지 데이터는 심볼 영역에서 발생한 기지 데이터 심볼이다. 이러한 이유는 수신기에서 기지 데이터는 심볼 영역에서 사용되므로, 심볼 영역에서 원하는 특성을 가지도록 기지 데이터의 심볼 열을 만드는 것이 보다 효과적이기 때문이다.
한편 상기 도 1에서 심볼-바이트 변환부(111), 비체계적 RS 부호기(112), 프레임 다중화기(114), 및 송신부(120)의 상세 동작은 기 출원된 특허(출원번호 2005-93639호, 출원일 2005.10.05)를 참조하고 상세 설명을 생략한다.
본 발명에서는 상기 E-VSB 심볼 처리부(109)와 트렐리스 부호기(113)에 대해서 상세히 설명한다. 본 발명의 도면에서는 구분을 용이하게 하기 위해 메인 데이터 심볼을 M, 인핸스드 데이터 심볼을 E, 기지 데이터 심볼을 T로 표시하고 있다.
즉, 상기 E-VSB 심볼 처리부(109)는 바이트-심볼 변환기(108)에서 출력되는 데이터와 기지 데이터 발생부(110)에서 발생한 기지 데이터 심볼을 입력받아 여러 가지 처리를 수행한 후 이를 트렐리스 부호기(113)와 심볼-바이트 변환기(111)로 출력한다. 다시 말해, 상기 E-VSB 심볼 처리부(109)는 인핸스드 데이터 심볼(E)에 대해서만 1/2 길쌈 부호화를 수행하고, 메인 데이터 심볼(M)이거나 기지 데이터 심볼(T)이면 1/2 길쌈 부호화를 수행하지 않는다. 또한 상기 E-VSB 심볼 처리부(109)는 E-VSB 패킷 포맷터에서 부가된 MPEG 헤더 바이트나 RS 부호기에서 인핸스드 데이터 패킷에 부가된 RS 패리티 바이트에 대해서도 부호화를 수행하지 않고 그대로 바이패스한다.
이때 상기 바이트-심볼 변환기(108)에서 출력되는 데이터가 널 데이터가 삽입된 기지 데이터 위치 홀더인 경우 상기 기지 데이터 발생부(110)에서 발생시킨 기지 데이터 심볼로 치환한 후 트렐리스 부호기(113)와 심볼-바이트 변환기(111)로 출력한다.
상기 E-VSB 심볼 처리부(109)는 기지 데이터 심볼의 열이 시작되는 부분에서 트렐리스 부호기의 메모리를 어떤 정해진 값으로 초기화되도록 하는 데이터 심볼을 발생시켜 출력한다. 이를 위해서는 트렐리스 부호기(113)에 있는 메모리 값을 E-VSB 심볼 처리부(109)에서 입력 받아야한다.
상기 기지 데이터의 열이 시작될 때 트렐리스 부호기(113)를 초기화하는 이유는 트렐리스 부호기(113) 입력으로 기지 데이터의 열이 입력되더라도 트렐리스 부호기(113)의 메모리 상태에 따라서 여러 가지 출력 열이 가능하기 때문이다. 따라서 트렐리스 부호기(113)의 메모리 상태를 정해진 값으로 초기화한 후에 기지 데이터를 입력하면 트렐리스 부호기(113) 출력에서도 기지 데이터 출력 열을 얻을 수 있다.
이때 상기 트렐리스 부호기(113)의 메모리를 초기화하기 위해서는 2개의 심볼이 필요하고, VSB 송신 시스템에는 12개의 트렐리스 부호기가 있으므로 24개의 입력 심볼이 초기화에 사용된다. 즉, ATSC VSB 시스템에서는 동일한 트렐리스 부호기를 12개 사용하므로 E-VSB 심볼 처리부(109) 또한 동일한 심볼 처리부가 12개 구비되어야 한다.
도 2는 상기 트렐리스 부호기(113)의 일 실시예를 보인 구성 블록도로서, 두 개의 입력 비트(Z1,Z2)가 부호화되어 세 개의 비트(C0~C2)가 출력된다. 상기 입력 비트 중 상위 비트 Z2는 프리 코더(Pre-Coder)에 의해 프리코딩되어 C2로 출력되고, 하위 비트 Z1은 트렐리스 부호화되어 C1과 C0로 출력된다. 상기 트렐리스 부호기(113)의 출력 C2C1C0는 도 2b에서와 같이 8 레벨의 VSB 신호로 매핑되어 출력된다.
즉, 상기 트렐리스 부호기(113)는 상기 EVSB 심볼 처리부(109)의 출력 심볼 중 상위 비트 Z2를 프리코딩하여 C2로 출력하고, 하위 비트 Z1를 트렐리스 부호화하여 C1과 C0로 출력한다.
도 3a, 도 3b는 이러한 E-VSB 심볼 처리부의 실시예들을 보인 것이다. 도 3a, 도 3b에서 X2는 입력 심볼의 두 비트 중에서 상위 비트에 해당하며, X1은 하위 비트에 해당한다. 상기 도면에서 M은 메인 데이터 심볼을 의미하며, T는 기지 데이터 심볼을 의미하고, E는 인핸스드 데이터 심볼을 의미한다. 이때 인핸스드 데이터 패킷에 삽입된 MPEG 헤더 바이트와 RS 부호기에서 삽입된 패리티 바이트가 심볼로 변환된 경우에는 메인 데이터 심볼로 처리된다.
도 3a의 E-VSB 심볼 처리부는 제1 내지 제4 다중화기(MUX)(301,306,304,308), 역다중화기(DEMUX)(302), 1/2 부호율의 부호기(이하 1/2 부호기)(303), 프리코더 바이패스부(305), 및 트렐리스 초기화 제어부(307)를 포함하여 구성된다.
도 3a에서, 상기 제1 다중화기(301)는 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환부(108)의 출력 심볼 중 상위 비트 X2를 선택하고, 기지 데이터(또는 기지 데이터 위치 홀더) 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 상위 비트 X2를 선택하여 역다중화기(302)로 출력한다.
상기 제2 다중화기(306)도 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환부(108)의 출력 심볼 중 하위 비트 X1를 선택하고, 기지 데이터 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 하위 비트 X1를 선택하여 제4 다중화기(308)와 트렐리스 초기화 제어부(307)로 출력한다.
상기 역다중화기(302)는 제1 다중화기(301)의 출력 비트 Y2가 메인 데이터 심볼의 상위 비트이거나 기지 데이터 심볼의 상위 비트인 경우에는 이를 제 3 다중화기(304)로 출력하고, 인핸스드 데이터 심볼의 상위 비트인 경우에는 1/2 부호율의 부호기(이하 1/2 부호기)(303)로 출력한다.
상기 1/2 부호기(303)는 인핸스드 심볼에 대해서만 동작하며 인핸스드 심볼의 Y2비트에 대하여 부호화하여 두 개의 비트를 출력한다. 이때 출력 비트 중에 하나는 제 3 다중화기(304)를 통해 프리코더 바이패스부(305)로 출력되고 다른 하나는 제 4 다중화기(308)로 출력된다.
상기 제 3 다중화기(304)는 입력 심볼이 메인 데이터 심볼(M)이거나 기지 데이터 심볼(T)인 경우에는 상기 역다중화기(302)의 출력을 선택하고, 인핸스드 데이터 심볼(E)인 경우에는 1/2 부호기(303)의 한 출력 비트를 선택하여 프리코더 바이패스부(305)로 출력한다.
상기 프리코더 바이패스부(305)는 입력 데이터가 인핸스드 데이터 심볼이거나 기지 데이터 심볼인 경우에는 나중에 트렐리스 부호기(113)에서 프리코더가 바이패스 되도록 연산을 하여 출력하고, 메인 데이터 심볼인 경우에는 데이터의 변경없이 그대로 출력한다. 상기 프리코더 바이패스부(305)의 동작은 나중에 상세히 설명한다.
상기 제 4 다중화기(308)는 입력 심볼이 인핸스드 데이터 심볼인 경우에는 입력 비트 Y1 대신에 1/2 부호기(303)의 출력 비트를 선택하여 출력하고, 메인 데이터인 경우에는 제2 다중화기(306)의 출력 비트 Y1을 선택하여 출력한다.
한편 기지 데이터 심볼인 경우에는 트렐리스 초기화 제어부(307)의 출력을 선택하여 출력한다. 상기 트렐리스 초기화 제어부(307)에서는 기지 데이터 심볼의 열이 시작될 때 트렐리스 부호기(113)의 메모리가 어떤 정해진 상태로 초기화되도록 데이터를 발생시켜 이를 제2 다중화기(306)에서 출력되는 기지 데이터 대신 출력한다. 그 이외에는 제2 다중화기(306)에서 출력되는 기지 데이터를 제4 다중화기(308)로 바이패스한다. 상기 트렐리스 초기화 제어부(307)의 상세한 동작은 나중에 설명한다.
결과적으로 도 3a의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 입력 비트 두 개 중에서 상위 비트 X2가 부호화되어 두 개의 비트가 출력되고 하위 비트 X1은 버려진다.
도 3b는 E-VSB 심볼 처리부의 또 다른 실시 예를 보여주고 있다. 상기 3b는 도 3a와 유사하지만 인핸스드 심볼의 입력 비트 중에서 하위 비트인 X1이 부호화되어 두개의 비트로 출력되고 상위 비트 X2가 버려진다는 점이 다르다.
이를 위해 도 3b의 제1 다중화기(351)는 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환부(108)의 출력 심볼 중 상위 비트 X2를 선택하고, 기지 데이터(또는 기지 데이터 위치 홀더) 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 상위 비트 X2를 선택하여 제3 다중화기(352)로 출력한다.
상기 제2 다중화기(354)도 입력 심볼이 메인 데이터 심볼(M)이거나 인핸스드 데이터 심볼(E)인 경우에는 상기 바이트-심볼 변환부(108)의 출력 심볼 중 하위 비 트 X1를 선택하고, 기지 데이터 심볼(T)인 경우에는 상기 기지 데이터 발생부(110)의 출력 심볼 중 하위 비트 X1를 선택하여 역다중화기(355)로 출력한다.
상기 역다중화기(355)는 제2 다중화기(354)의 출력 비트 Y1이 인핸스드 데이터이면 1/2 부호기(356)로 출력하고, 메인 데이터이면 제4 다중화기(358)로 출력하며, 기지 데이터이면 트렐리스 초기화 제어부(357)로 출력한다.
상기 1/2 부호기(356)는 상기 역다중화기(355)에서 출력되는 인핸스드 데이터 비트에 대해 1/2 부호화를 수행하여 2비트를 생성하고, 그 중 한 비트는 제3 다중화기(352)로 출력하고, 다른 한 비트는 제4 다중화기(358)로 출력한다.
상기 제3 다중화기(352)는 입력 데이터가 메인 데이터이거나 기지 데이터이면 제1 다중화기(351)의 출력 비트 Y2를 선택하고, 인핸스드 데이터이면 1/2 부호기(356)의 출력 비트를 선택하여 프리코더 바이패스부(353)로 출력한다. 상기 프리코더 바이패스부(353)는 입력 데이터가 인핸스드 데이터이거나 기지 데이터이면 나중에 트렐리스 부호기에서 프리코더가 바이패스 되도록 연산을 하여 출력하고, 메인 데이터이면 데이터의 변경없이 그대로 출력한다.
상기 제4 다중화기(358)는 입력 심볼이 인핸스드 데이터 심볼이면 상기 1/2 부호기(356)의 다른 출력 비트를 선택하고, 메인 데이터 심볼이면 역다중화기(355)의 출력 비트를 선택하여 출력한다.
한편 제4 다중화기(358)는 입력 심볼이 기지 데이터 심볼인 경우에는 트렐리스 초기화 제어부(357)의 출력을 선택하여 출력한다. 상기 트렐리스 초기화 제어부(357)에서는 기지 데이터 심볼의 열이 시작될 때 트렐리스 부호기(113)의 메모리가 어떤 정해진 상태로 초기화되도록 데이터를 발생시켜 이를 역다중화기(355)에서 출력되는 기지 데이터 대신 출력한다. 그 이외에는 역다중화기(355)에서 출력되는 기지 데이터를 제4 다중화기(358)로 바이패스한다.
결과적으로 도 3b의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 입력 비트 두 개중에서 상위 비트 X2는 버려지고, 하위 비트 X1만 부호화되어 두 개의 비트로 출력된다.
한편 상기 도 1의 E-VSB 전처리부(101)에서는 인핸스드 데이터에 대해 추가의 에러 정정 부호화, 바이트 확장 등과 같은 전처리를 수행한다고 하였었다. 이때 상기 E-VSB 심볼 처리부의 처리 방법에 따라 상기 E-VSB 전처리부(101)에서 바이트를 확장하는 방법이 달라진다.
도 4a 내지 도 4c, 도 5a 내지 도 5c는 그 예들을 보인 것이다.
이 중 도 4a 내지 도 4c는 한 바이트의 인핸스드 데이터를 두 바이트로 확장하는 예를 보인 것이고, 도 5a 내지 도 5c는 한 바이트의 인핸스드 데이터를 네 바이트로 확장하는 예를 보인 것이다.
상기 도 4a, 도 5a는 도 3a와 같은 E-VSB 심볼 처리부에 적용하면 보다 효과적이고, 도 4b, 도 5b는 도 3b와 같은 E-VSB 심볼 처리부에 적용하면 보다 효과적이다. 도 4c, 도 5c는 도 3a, 도 3b 중 어디에 적용해도 좋다.
상기 바이트 확장은 비트 사이마다 널 비트를 삽입하거나, 각 비트를 반복하는 방법 등이 이용된다.
도 4a는 도 3a의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에 서 인핸스드 데이터 바이트에 대하여 수행하는 두 바이트 확장의 일 실시예를 설명하고 있다. 도 3a의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 상위 비트만 사용하고 하위 비트는 버리기 때문에, E-VSB 전처리부(101)에서는 도 4a에서와 같이 한 개의 입력 바이트에 대하여 각 비트의 바로 뒤에 널(Null) 비트(x)를 삽입하여 두 바이트를 출력한다. 상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 3a의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트 X2는 정보가 있는 비트이고 하위 비트 X1은 널 비트이며, 상기 하위 비트X1은 도 3a의 제4 다중화기(308)의 의해 1/2 부호기(303)의 출력 비트로 치환되어진다.
도 4b는 도 3b의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에서 인핸스드 데이터 바이트에 대하여 수행하는 두 바이트 확장의 다른 실시예를 설명하고 있다. 도 3b의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 하위 비트만 사용하고 상위 비트는 버리기 때문에, E-VSB 전처리부(101)에서는 도 4b에서와 같이 한 개의 입력 바이트에 대하여 각 비트의 바로 앞에 널(Null) 비트(x)를 삽입하여 두 바이트를 출력한다. 상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 3b의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트X2는 널 비트이고, 하위 비트X1은 정보가 있는 비트이며, 상기 상위 비트 X2는 도 3b의 제3 다중화기(352)에 의해 1/2 부호기(356)의 출력 비트로 치환되어진다.
도 4c는 도 3a와 도 3b의 E-VSB 심볼 처리부에 모두 적용할 수 있는 두 바이 트 확장의 또 다른 실시예를 설명하고 있다. 도 4a와 도 4b에서 널 비트는 임의의 값을 사용해도 무방하므로 도 4c와 같이 한 개의 입력 바이트에 대해 각 비트를 한번씩 반복하여 두 바이트를 확장하면, 도 3a와 도 3b의 E-VSB 심볼 처리부에 모두 적용할 수 있다.
도 5a는 도 3a의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에서 인핸스드 데이터 바이트에 대하여 수행하는 네 바이트 확장의 일 실시예를 설명하고 있다. 도 3a의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 상위 비트만 사용하고 하위 비트는 버린다. 따라서 E-VSB 전처리부(101)에서는 도 5a에서와 같이 한 개의 입력 바이트에 대하여 각 비트를 반복하여 두 개씩 만들고 반복된 비트를 포함하여 각 비트의 바로 뒤에 널(Null) 비트(x)를 삽입함에 의해 한 바이트를 네 바이트로 확장하여 출력한다. 즉 인핸스드 데이터의 데이터량이 네 배로 늘어나는 것이다.
상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 3a의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트 X2는 정보가 있는 비트이고 하위 비트 X1은 널 비트이며, 상기 하위 비트X1은 도 3a의 제4 다중화기(308)의 의해 1/2 부호기(303)의 출력 비트로 치환되어진다.
도 5b는 도 3b의 E-VSB 심볼 처리부를 사용할 경우에 E-VSB 전처리부(101)에서 인핸스드 데이터 바이트에 대하여 수행하는 네 바이트 확장의 다른 실시 예를 설명하고 있다. 도 3b의 E-VSB 심볼 처리부에서는 인핸스드 심볼의 하위 비트만 사용하고 상위 비트는 버린다. 따라서 E-VSB 전처리부(101)에서는 도 5b에서와 같이 한 개의 인핸스드 입력 바이트에 대하여 각 비트를 반복하여 두 개씩 만들고 반복된 비트를 포함하여 각 비트마다 바로 앞에 널(Null) 비트(x)를 삽입함에 의해 한 바이트를 네 바이트로 확장하여 출력한다.
상기 출력된 바이트들은 나중에 바이트-심볼 변환부에서 두 비트 단위의 심볼로 변환되어 도 3b의 E-VSB 심볼 처리부로 입력된다. 이때 입력 심볼의 상위 비트X2는 널 비트이고, 하위 비트X1은 정보가 있는 비트이며, 상기 상위 비트 X2는 도 3b의 제3 다중화기(352)에 의해 1/2 부호기(356)의 출력 비트로 치환되어진다.
도 5c는 도 3a와 도 3b의 E-VSB 심볼 처리기에 모두 적용할 수 있는 네 바이트 확장의 또 다른 실시 예를 설명하고 있다. 도 5a와 도 5b에서 널 비트는 임의의 값을 사용해도 무방하므로 도 5c와 같이 한 개의 입력 바이트에 대해 각 비트를 네 번 반복하여 네 바이트로 확장하면, 도 3a와 도 3b의 E-VSB 심볼 처리부에 모두 적용할 수 있다. 도 5a 내지 5c와 같이 바이트를 확장하면 각 비트가 두 번씩 EVSB 심볼 처리부에서 1/2 부호화되기 때문에 결과적으로 1/4 부호율의 부호화가 되는 효과를 가진다.
도 6 내지 도 9는 본 발명에 따른 E-VSB 심볼 처리부의 1/2 부호기의 구체적인 실시예들을 보인 것이다.
도 6은 본 발명에 따른 1/2 체계적 길쌈 부호기(systematic convolutional encoder)의 실시예들을 보인 것으로서, 도 6a는 메모리가 M개인 피드백 형태의 체계적 1/2 길쌈 부호기의 한 유형을 보여주고 있다.
상기 도 6a에서 입력 비트 u는 출력 비트 d2로 그대로 출력된다. 즉, 정보를 갖고 있는 입력 비트 u는 출력 상위 비트 d2로 그대로 출력됨과 동시에 부호화되어 출력 하위 비트 d1로 출력된다. 이와 같이 입력 비트가 출력 비트 중 하나로 그대로 출력되는 길쌈 부호기를 체계적 길쌈 부호기라고 부른다.
도 6a는 출력 하위 비트 d1 즉, 최종단의 메모리 S1의 값을 피드백받아 소정값을 곱하는 곱셈기(h1), 상기 입력 비트(u)를 입력받아 소정값을 곱하는 곱셈기(g1), 상기 두 곱셈기(h1,g1)의 출력과 바로 전단의 레지스터의 출력을 더하는 모듈로 가산기, 및 상기 모듈로 가산기의 출력을 일시 저장하는 메모리 S1을 포함하는 구조가 M개 직렬로 구비되어, 하나의 입력 비트(u)를 두 개의 출력 비트(d2,d1)로 출력한다. 여기서, 상기 곱셈기에 곱해지는 소정값 즉, 계수 gi,hi는 0 또는 1이며, i=1∼M이다.
상기 S1에서 SM-1까지 각 메모리의 입력은 입력 비트 u와 S1 메모리의 출력이 각각 곱셈기를 통한 후 이전(왼쪽) 메모리의 값과 모듈로 덧셈되어 제공될 수 있다. 한편 SM 메모리의 경우에는 입력 비트 u와 메모리 S1의 출력이 각 곱셈기(gM,hM)를 통한 후 모듈로 더해져서 입력된다.
도 6a와 같은 길쌈 부호기의 특징은 제일 마지막 메모리 S1의 값이 그대로 하위 비트 d1로 출력되고, 동시에 이 값이 나머지 메모리의 입력으로 피드백 될 수 있다는 점이다.
도 6b는 도 6a의 1/2 체계적 길쌈 부호기의 메모리가 2개인 경우를, 도 6c는 3개인 경우의 예를 보이고 있다.
즉, 도 6b는 메모리가 2개인 1/2 체계적 길쌈 부호기의 구성 블록도로서, 길 쌈 부호화된 하위 비트(d1)를 피드백받아 일시 저장하는 메모리 S2, 상기 메모리 S2의 출력과 입력 비트(u)를 더하는 가산기, 및 상기 가산기의 출력을 일시 저장한 후 길쌈 부호화된 하위 비트(d1)로 출력하는 메모리 S1로 구성된다. 즉, 도 6b는 도 6a에서 곱셈기들(g1,h2)의 계수만 1로 하고, 나머지 곱셈기들의 계수를 0으로 하였을 때와 등가이다.
도 6c는 메모리가 3개인 1/2 체계적 길쌈 부호기의 구성 블록도로서, 길쌈 부호화된 하위 비트(d1)를 피드백받아 일시 저장하는 메모리 S3, 상기 메모리 S3의 출력과 입력 비트(u)를 더하는 제 1 가산기, 상기 제 1 가산기의 출력을 일시 저장하는 메모리 S2, 상기 메모리 S2의 출력과 피드백되는 길쌈 부호화된 하위 비트(d1)를 더하는 제 2 가산기, 및 상기 제 2 가산기의 출력을 일시 저장한 후 길쌈 부호화된 하위 비트(d1)로 출력하는 메모리 S1로 구성된다. 즉, 도 6c는 도 6a에서 곱셈기들(g2,h1,h3)의 계수만 1로 하고, 나머지 곱셈기들의 계수를 0으로 하였을 때와 등가이다.
도 7은 본 발명에 따른 1/2 체계적 길쌈 부호기(systematic convolutional encoder)의 다른 실시예들을 보인 것이다. 도 7의 길쌈 부호기도 도 6과 같이 입력 비트 u가 출력 비트 d2로 그대로 출력되는 체계적 길쌈 부호기이다.
도 7a는 메모리가 M개인 피드백 형태의 체계적 1/2 길쌈 부호기의 또 다른 유형을 보여주고 있다.
상기 도 7a에서는 S1에서 SM-1까지 각 메모리의 입력은 이전(왼쪽) 메모리의 값이 된다. 그리고 메모리 SM의 경우에는 S1에서 SM-1까지 각 메모리의 출력이 곱 셈기(h1~hM)를 통한 후 입력 비트 u와 모듈로 덧셈되어 입력된다. 그리고 각 메모리 S1~SM의 출력과 메모리 SM의 입력이 각 곱셈기(g1~gM+1)를 통한 후 모듈로 덧셈되어 출력 비트 d1로 출력된다. 도 7a와 같은 길쌈 부호기의 특징은 각 메모리 S1~SM의 출력이 피드백되어 메모리 SM의 입력으로 더해질 수 있다는 것이다.
도 7b는 도 7a의 1/2 체계적 길쌈 부호기의 메모리가 2개인 경우의 예를 보이고 있다. 도 7b는 도 7a에서 곱셈기들(g1,g3,h1,h2)의 계수만 1로 하고, 나머지 곱셈기들의 계수를 0으로 하였을 때와 등가이다.
도 7c는 도 7a의 1/2 체계적 길쌈 부호기의 메모리가 3개인 경우의 예를 보이고 있다. 도 7c는 도 7a에서 곱셈기들(g1,g2,g4,h1,h3)의 계수만 1로 하고, 나머지 곱셈기들의 계수를 0으로 하였을 때와 등가이다.
도 8은 본 발명에 따른 1/2 비체계적 길쌈 부호기(systematic convolutional encoder)의 실시예들을 보인 것이다. 도 8의 길쌈 부호기는 입력 비트 u가 부호화되어 두 개의 출력 비트 d2,d1로 출력되는 비체계적 길쌈 부호기이다.
도 8a는 메모리가 M개인 1/2 부호율의 비체계적(non-systematic) 길쌈 부호기의 유형을 보여주고 있다. 상기 도 8a를 보면 입력 비트 u가 각 메모리(SM~S1)에 쉬프트 됨을 알 수 있다. 즉 입력 비트 u는 메모리 SM에 입력되고, 메모리 SM의 출력은 메모리 SM-1로 입력되는 방식으로 각 메모리의 출력이 이후 메모리의 입력이 된다. 그리고 입력 비트 u와 각 메모리 SM~S1의 출력 비트가 각각 곱셈기(hM+1 ~h1)를 통한 후 모듈로 덧셈되어 출력되면, 이 값이 출력 상위 비트 d2가 된다.
또한, 입력 비트 u와 각 메모리 SM~S1의 출력 비트가 각각 곱셈기(gM+1 ~g1) 를 통한 후 모듈로 덧셈되어 출력되면, 이 값이 출력 하위 비트 d1가 된다.
도 8b는 도 8a의 1/2 비체계적 길쌈 부호기의 메모리가 2개인 경우의 예를 보이고 있다. 도 8b는 도 8a에서 곱셈기들(g1,g2,g3,h1,h3)의 계수만 1로 하고, 나머지 곱셈기들의 계수를 0으로 하였을 때와 등가이다.
도 8c는 도 8a의 1/2 비체계적 길쌈 부호기의 메모리가 3개인 경우의 예를 보이고 있다. 도 8c는 도 8a에서 곱셈기들(g1~g4,h1,h3,h4)의 계수만 1로 하고, 나머지 곱셈기들의 계수를 0으로 하였을 때와 등가이다.
도 9a, 도 9b는 1/2 부호기로 길쌈 부호기를 쓰지 않는 예들이다.
도 9a는 반복 부호기로 1/2 부호기를 구현하는 예를 보이고 있다. 상기 반복 부호기는 입력 비트 u를 그대로 두개의 출력 비트 d2,d1로 출력한다.
도 9b는 반전 부호기로 1/2 부호기를 구현하는 예를 보이고 있다. 상기 반전 부호기는 입력 비트 u를 그대로 출력 상위 비트 d2로 출력함과 동시에 상기 입력 비트 u를 반전시켜 출력 하위 비트 d1으로 출력한다.
전술한 바와 같이 상기 1/2 부호기는 한 비트를 입력받아 두 비트로 출력하는 부호기는 어느 것이나 가능하며, 예를 들어, 1/2 체계적 길쌈 부호기, 1/2 비체계적 길쌈 부호기, 1/2 반복 부호기, 1/2 반전 부호기 등을 사용할 수 있다. 여기서 상기 1/2 부호기는 보다 넓고 다양하게 응용될 수 있으므로 상기 예로 제시한 것에 제한되지 않을 것이다.
도 10은 도 3a와 도 3b의 E-VSB 심볼 처리기에서 사용되는 프리코더 바이패스부의 상세한 동작을 설명하고 있다. 상기 도면을 보면 알 수 있듯이 프리코더 바 이패스부는 다중화기(410), 프리 코더(Pre-Coder)(420), 및 포스트 디코더(Post Decoder)(430)로 구성되고 포스트 디코더(430)는 프리 코더(420)의 역과정이다.
상기 다중화기(410)는 입력 데이터 심볼 종류에 따라 입력 비트 또는 프리 코더(420)의 출력을 선택하여 포스트 디코더(430)로 출력한다. 만일 입력 데이터가 인핸스드 데이터 심볼이거나 기지 데이터 심볼이면 입력 비트를 선택하고, 메인 데이터 심볼이면 프리 코더(420)의 출력 비트를 선택하여 포스트 디코더(430)로 출력한다. 상기 포스트 디코더(430)는 다중화기(410)의 출력을 포스트 디코딩하여 출력한다.
따라서 상기 도 10의 프리코더 바이패스부에서는 메인 데이터 심볼이 입력되면 프리 코더(420)와 포스트 디코더(430)를 순차적으로 거치게 되므로, 결국 입력 비트와 동일한 값이 출력되게 된다. 이것은 결국 트렐리스 부호기에 있는 프리 코더를 통과하였을 때 메인 데이터는 프리 코딩되는 효과를 갖는다.
한편 인핸스드 데이터 심볼과 기지 데이터 심볼이 입력되면 포스트 디코더(430)만 거치게 된다. 이것은 결국 트렐리스 부호기에 있는 프리 코더를 통과하였을 때 인핸스드 데이터 심볼과 기지 데이터 심볼은 프리 코더가 바이패스되는 효과를 갖는다.
도 3a와 도 3b의 EVSB 심볼 처리부에서 사용하는 트렐리스 초기화 제어부는 기지 데이터 심볼의 열이 시작되는 처음 두 심볼 구간에 트렐리스 부호기의 메모리 M1과 M0를 어떤 정해진 상태로 초기화하는 역할을 수행한다. 상기 트렐리스 부호기의 메모리를 초기화하는 이유는 기지 데이터가 트렐리스 부호화된 후에도 여전히 기지 데이터가 되도록 하기 위함이다. 물론 트렐리스 부호기에서 출력되는 기지 데이터 심볼은 트렐리스 부호기로 입력되는 기지 데이터 심볼과는 다르다. 그리고 기지 데이터 심볼의 상위 비트는 프리코더 바이패스되므로 여전히 기지 데이터가 된다.
도 11은 트렐리스 부호기의 메모리 M1M0가 임의의 상태에 있을 때 이를 00 으로 초기화하기 위한 두 개의 심볼 구간의 입력 데이터를 설명하고 있다. 예를 들어서 M1M0 = 11인 상태에서 이것을 00으로 초기화하기 위해서는 입력 비트 Z1이 연속적으로 1,1로 입력되어야 한다. 이와 같이 상기 트렐리스 초기화 제어부는 기지 데이터 심볼 열이 시작되는 처음 두 심볼 동안 트렐리스 부호기의 메모리 상태에 따라서 이를 어떤 정해진 상태로 초기화할 수 있도록 데이터를 발생시키고 이를 입력 데이터 대신 출력한다. 그리고 그 이후에는 입력 데이터를 그대로 바이패스하여 출력한다.
도 12a는 도 3a의 1/2 부호기에 도 6b의 길쌈 부호기와 도 10의 프리코더 바이패스부를 적용한 예를 보인 E-VSB 심볼 처리기의 구조이다.
도 12b는 도 12a와 동일한(equivalent) 동작을 수행하는 등가 도면이다.
도 12a의 역다중화기(302), 1/2 부호기(303), 제3 다중화기(304)가 도 12b의 부호기(500)와 등가이며, 동일한 동작을 수행한다.
도 12b의 부호기(500)는 제6 다중화기(511), 제1 지연기(512), 가산기(513), 제 7 다중화기(514), 및 제2 지연기(515)로 구성된다.
즉, 제6 다중화기(511)는 입력 데이터가 인핸스드 데이터이면 제1 입력(E) 을, 메인 데이터이거나 기지 데이터이면 제2 입력(M,T)을 선택하여 제1 지연기(512)로 출력한다. 상기 제1 지연기(512)에서 한 심볼 지연된 데이터는 가산기(513)로 출력됨과 동시에 제6 다중화기(511)의 제2 입력으로 피드백된다. 상기 가산기(513)는 입력 상위 비트 Y2와 제1 지연기(512)의 출력을 더하여 제7 다중화기(514)의 제1 입력으로 출력한다. 상기 제7 다중화기(514)는 입력 데이터가 인핸스드 데이터이면 가산기(513)의 출력 데이터를 선택하고, 메인 데이터이거나 기지 데이터이면 피드백되는 데이터(M,T)를 선택하여 제2 지연기(515)로 출력한다. 상기 제2 지연기(515)는 입력 데이터를 한 심볼 지연시킨 후 제4 다중화기(308)로 출력함과 동시에 제6 다중화기(511)의 제1 입력과 제7 다중화기(511,514)의 제2 입력으로 피드백한다.
상기 제4 다중화기(308)는 입력 데이터 심볼이 인핸스드 데이터 심볼이면 부호기(500)의 출력을 선택하고, 메인 데이터이면 제2 다중화기(306)의 출력 Y1을 선택하며, 기지 데이터이면 트렐리스 초기화 제어부(307)의 출력을 선택하여 출력한다.
도 12a, 도 12b를 보면, 메인 데이터 심볼과 기지 데이터 심볼은 1/2 부호화되지 않고, 인핸스드 데이터 심볼만 1/2 부호화된다. 이때 인핸스드 입력 심볼의 상위 비트 X2는 포스트 디코딩되어 출력 상위 비트 Z2로 출력되고, 하위 비트X1은 버려지면서 대신 상기 상위 비트 X2에 대해 1/2 부호율로 길쌈 부호화한 결과가 출력 하위 비트 Z1로 출력된다.
도 13은 인핸스드 데이터의 하위 비트를 기지 데이터로 전송하는 E-VSB 심볼 처리부의 일 실시예를 보여주고 있다.
도 13에서, 제1 다중화기(601)는 입력되는 심볼이 메인 데이터 심볼이나 인핸스드 데이터 심볼인 경우에는 바이트-심볼 변환부(108)에서 출력되는 심볼의 상위 비트 X2를 선택하고, 기지 데이터 심볼인 경우에는 기지 데이터 발생부(110)에서 출력되는 심볼의 상위 비트 X2를 선택하여 프리코더 바이패스부(602)로 출력한다.
제2 다중화기(603)는 입력되는 심볼이 메인 데이터 심볼인 경우에는 바이트-심볼 변환부(108)에서 출력되는 심볼의 하위 비트 X1를 선택하고, 인핸스드 데이터 심볼이나 기지 데이터 심볼인 경우에는 기지 데이터 발생부(110)에서 출력되는 심볼의 하위 비트 X1를 선택하여 트렐리스 초기화 제어부(604)와 제4 다중화기(605)로 출력한다. 다시 말해서 인핸스드 데이터 심볼이 입력되면 제2 다중화기(603)에서 인핸스드 데이터 심볼의 하위 비트 대신 기지 데이터 심볼의 하위 비트를 선택하여 출력한다.
상기 프리코더 바이패스부(602)는 입력 데이터가 인핸스드 데이터 심볼이거나 기지 데이터 심볼인 경우에는 포스트 디코딩하여 출력한다. 이는 나중에 트렐리스 부호기(113)에서 프리코더가 바이패스 되도록 하기 위해서이다. 그리고 입력 데이터가 메인 데이터 심볼인 경우에는 데이터의 변경없이 그대로 출력한다(Z2).
상기 제 4 다중화기(605)는 입력 심볼이 메인 데이터인 경우에는 제2 다중화기(603)의 출력 비트 Y1을 선택하여 Z1으로 출력한다.
그리고 인핸스드 데이터 심볼이거나 기지 데이터 심볼인 경우에는 트렐리스 초기화 제어부(604)의 출력을 선택하여 출력한다.
상기 트렐리스 초기화 제어부(604)는 기지 데이터 심볼의 열이 시작되는 처음 두 심볼 구간에 트렐리스 부호기(113)의 메모리를 초기화하는 데이터를 발생하여 Z1으로 출력한다. 또한 인핸스드 데이터 심볼의 열이 시작되는 처음 두 심볼 구간에서도 트렐리스 부호기(113)의 메모리를 초기화하도록 데이터를 발생하여 Z1으로 출력한다. 그 외의 구간에서는 제2 다중화기(603)의 출력 비트 Y1을 바이패스하여 Z1으로 출력한다.
이렇게 하면 인핸스드 데이터 심볼이 트렐리스 부호화되어 출력되었을 때 출력 비트 C1과 C0를 기지 데이터로 만들 수 있다.
도 2의 신호 매핑에서 인핸스드 심볼의 C1C0가 00이라면 출력 심볼 레벨은 -7과 +1만 가능하므로, 수신기에서 인핸스드 심볼의 C2는 2레벨의 슬라이서(slicer)로 판단할 수 있다. 따라서 슬라이스 성능을 높일 수 있다.
한편 인핸스드 심볼의 상위 비트는 프리코더 바이패스 되므로 C2가 곧 인핸스드 심볼의 X2가 된다. 만약 상기 트렐리스 초기화 제어부(605)에서 인핸스드 심볼의 열이 시작되는 처음 두 심볼 구간에 트렐리스 초기화를 하지 않으면 인핸스드 심볼이 트렐리스 부호화되었을 때 출력 비트 중 C1만이 기지 데이터가 된다.
그리고 도 13의 E-VSB 심볼 처리부에서 인핸스드 심볼의 하위 비트가 기지 데이터로 치환되어 전송되므로, E-VSB 전처리부에서는 1/2 부호율일 때 도 4a 또는 도 4c에서와 같이 바이트 확장을 수행하고, 1/4 부호율일 때에는 도 5a 또는 도 5c에서와 같이 바이트 확장을 수행한다.
도 14는 인핸스드 데이터 심볼이 트렐리스 부호화되었을 때 세 개의 출력 비트 중에서 C2와 C0이 같게 되도록 하는 E-VSB 심볼 처리부의 실시 예를 보여준다.
도 14에서 제1 다중화기(701)는 입력되는 심볼이 메인 데이터 심볼이나 인핸스드 데이터 심볼인 경우에는 바이트-심볼 변환부에서 출력되는 심볼의 상위 비트를 선택하여 제3 다중화기(702)로 출력하고, 기지 데이터 심볼인 경우에는 기지 데이터 발생부에서 출력되는 심볼의 상위 비트를 선택하여 제3 다중화기(702)로 출력한다.
마찬가지로 제2 다중화기(704)는 입력되는 심볼이 메인 데이터 심볼이나 인핸스드 데이터 심볼인 경우에는 바이트-심볼 변환부에서 출력되는 심볼의 하위 비트를 선택하여 제5 다중화기(706)로 출력하고, 기지 데이터 심볼인 경우에는 기지 데이터 발생부에서 출력되는 심볼의 하위 비트를 선택하여 트렐리스 초기화 제어부(705)로 출력한다.
상기 제3 다중화기(702)는 제1 다중화기(701)의 출력이 인핸스드 데이터 심볼인 경우에는 제1 다중화기(701)의 출력 대신 트렐리스 부호기의 메모리 M0 출력을 선택하여 프리코더 바이패스부(703)로 출력하고, 메인 데이터 심볼 또는 기지 데이터 심볼인 경우에는 제1 다중화기(701)의 출력을 선택하여 상기 프리코더 바이패스부(703)로 출력한다.
상기 프리코더 바이패스부(703)는 입력 데이터가 인핸스드 데이터 심볼이거나 기지 데이터 심볼인 경우에는 포스트 디코딩하여 Z2로 출력한다. 그리고 입력 데이터가 메인 데이터 심볼인 경우에는 데이터의 변경없이 그대로 Z2로 출력한다.
그리고 제 5 다중화기(706)에서는 입력 심볼이 메인 데이터 심볼이나 인핸스드 데이터 심볼인 경우에는 제2 다중화기(704)의 출력을 선택하여 Z1으로 출력하고, 기지 데이터 심볼인 경우에는 트렐리스 초기화 제어부(705)의 출력을 선택하여 Z1으로 출력한다. 상기 트렐리스 초기화 제어부(705)는 기지 데이터 심볼의 열이 시작되는 처음 두 심볼 구간에 트렐리스 부호기의 메모리를 초기화하는 데이터를 발생하여 출력한다. 그 외의 구간에서는 제2 다중화기(704)의 출력 비트 Y1을 바이패스하여 Z1으로 출력한다.
상기 도 14의 E-VSB 심볼 처리부를 사용하게 되면 인핸스드 심볼이 트렐리스 부호화되어 출력될 때 C2와 C0가 항상 같으므로 8개의 VSB 신호 레벨 중에서 +7, +3, -3, -7 만이 출력 가능하다.
그리고 상기 도 14의 E-VSB 심볼 처리부에서 인핸스드 심볼의 상위 비트는 트렐리스 부호기의 메모리 M0로 치환되어 전송되므로, E-VSB 전처리부에서는 1/2 부호율일 때 도 4b 또는 도 4c에서와 같이 바이트 확장을 수행하고, 1/4 부호율일 때에는 도 5b 또는 도 5c에서와 같이 바이트 확장을 수행한다.
지금까지 설명한 본 발명에 따른 E-VSB 심볼 처리부는 ATSC VSB 시스템에서 사용하는 12개의 트렐리스 부호기에 상응하여 12개가 구비되어야한다.
한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.
이상에서 설명한 바와 같은 본 발명에 따른 디지털 방송 시스템, 방법, 및 데이터 구조는 채널을 통하여 부가 데이터를 송신할 때 오류에 강하고 또한 기존의 VSB 수신기와도 호환성이 가능한 이점이 있다. 더불어 기존의 VSB 시스템보다 고스트와 잡음이 심한 채널에서도 부가 데이터를 오류없이 수신할 수 있는 이점이 있다.
또한 본 발명은 데이터 영역의 특정 위치에 기지 데이터를 삽입하여 전송함으로써, 채널 변화가 심한 수신 시스템의 수신 성능을 향상시킬 수 있다. 특히 본 발명은 채널 변화가 심하고 노이즈에 대한 강건성이 요구되는 휴대용 및 이동수신기에 적용하면 더욱 효과적이다.
그리고 본 발명은 인핸스드 데이터 심볼인 경우 추가적으로 1/2 부호화하고, 프리 코더를 바이패스시켜 전송함으로써, 채널의 잡음 및 고스트에 대한 성능을 더욱 개선할 수 있다.
또한 본 발명은 인핸스드 데이터 심볼의 하위 비트로 기지 데이터를 출력하여 트렐리스 부호화하거나, 인핸스드 데이터 심볼의 상위 비트로 트렐리스 부호기의 메모리 값을 출력하여 트렐리스 부호화함으로써, 수신기의 슬라이스 성능을 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (45)

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  35. 인핸스드 데이터에 대해 에러 정정 부호화를 수행하는 처리기;
    상기 에러 정정 부호화된 인핸스드 데이터와 기지 데이터를 포함하는 인핸스드 데이터 패킷들을 발생하는 패킷 포맷터;
    상기 인핸스드 데이터 패킷들에 대해 비체계적(non-systematic) Reed-Solomon (RS) 부호화를 수행하는 RS 부호기;
    상기 RS 부호화된 인핸스드 데이터 패킷들의 데이터를 인터리빙하는 데이터 인터리버; 및
    적어도 하나의 메모리를 구비하고, 상기 인터리브된 데이터를 트렐리스 부호화하는 트렐리스 부호화부를 포함하며,
    상기 적어도 하나의 메모리는 상기 인터리버에서 출력되는 적어도 하나의 기지 데이터 열의 시작에서 초기화 데이터에 의해 초기화되고, 상기 초기화 데이터는 상기 적어도 하나의 메모리에 저장된 값을 기반으로 결정되는 것을 특징으로 하는 디지털 방송 송신 시스템.
  36. 제 35항에 있어서, 상기 인핸스드 데이터를 1/2 부호율과 1/4 부호율 중 어느 하나로 길쌈(Convolutional) 부호화하는 길쌈 부호기를 더 포함하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  37. 삭제
  38. 제 36 항에 있어서, 상기 길쌈 부호기는 제1 메모리, Exclusive-OR 연산기, 및 제2 메모리를 포함하며, 상기 인핸스드 데이터의 입력 비트는 그대로 상위 출력 비트로 출력됨과 동시에 상기 Exclusive-OR 연산기로 출력되고, 상기 제1 메모리는 상기 제2 메모리의 출력 비트를 일시 저장한 후 상기 Exclusive-OR 연산기로 출력하고, 상기 Exclusive-OR 연산기는 상기 인핸스드 데이터의 입력 비트와 제1 메모리의 출력 비트를 Exclusive-OR 연산하여 상기 제2 메모리로 출력하고, 상기 제2 메모리는 상기 Exclusive-OR 연산기의 출력 비트를 일시 저장한 후 상기 제1 메모리로 출력함과 동시에 하위 출력 비트로 출력하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  39. 제 35 항에 있어서, 상기 인핸스드 데이터 패킷들과 메인 데이터 패킷들을 다중화하는 다중화기를 더 포함하며, 상기 메인 데이터 패킷들은 메인 데이터를 포함하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  40. 제 39 항에 있어서, 상기 RS 부호기는 상기 메인 데이터 패킷들에 대해 체계적 RS 부호화를 수행하는 것을 특징으로 하는 디지털 방송 송신 시스템.
  41. 인핸스드 데이터에 대해 에러 정정 부호화를 수행하는 단계;
    상기 에러 정정 부호화된 인핸스드 데이터와 기지 데이터를 포함하는 인핸스드 데이터 패킷들을 발생하는 단계;
    상기 인핸스드 데이터 패킷들에 대해 비체계적(non-systematic) Reed-Solomon (RS) 부호화를 수행하는 단계;
    상기 RS 부호화된 인핸스드 데이터 패킷들의 데이터를 인터리빙하는 단계; 및
    적어도 하나의 메모리를 구비한 트렐리스 부호화부에서 상기 인터리브된 데이터를 트렐리스 부호화하는 단계를 포함하며,
    상기 적어도 하나의 메모리는 상기 인터리빙 단계에서 출력되는 적어도 하나의 기지 데이터 열의 시작에서 초기화 데이터에 의해 초기화되고, 상기 초기화 데이터는 상기 적어도 하나의 메모리에 저장된 값을 기반으로 결정되는 것을 특징으로 하는 디지털 방송 송신 시스템의 방송 신호 처리 방법.
  42. 제 41항에 있어서, 상기 인핸스드 데이터를 1/2 부호율과 1/4 부호율 중 어느 하나로 길쌈(Convolutional) 부호화하는 단계를 더 포함하는 것을 특징으로 하는 디지털 방송 송신 시스템의 방송 신호 처리 방법.
  43. 삭제
  44. 제 41 항에 있어서, 상기 인핸스드 데이터 패킷들과 메인 데이터 패킷들을 다중화하는 단계를 더 포함하며, 상기 메인 데이터 패킷들은 메인 데이터를 포함하는 것을 특징으로 하는 디지털 방송 송신 시스템의 방송 신호 처리 방법.
  45. 제 44 항에 있어서, 상기 RS 부호화 단계는 상기 메인 데이터 패킷들에 대해 체계적(systematic) RS 부호화를 수행하는 것을 특징으로 하는 디지털 방송 송신 시스템의 방송 신호 처리 방법.
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