MXPA05000788A - Metodo para transferir datos en un sistema multiprocesador, sistema multiprocesador y procesador que realiza este metodo. - Google Patents

Abstract

La presente invencion se relaciona con un metodo de transferencia de datos de un procesador (200) delegante, que requiere la ejecucion de funciones, a un procesador (202) responsable por delegacion, que ejecuta estas funciones en base en un identificador de funcion y parametros de ejecucion asociados con esta funcion, este identificador y estos parametros se proporcionan por el procesador (200) delegante, caracterizado porque el procesador (200) delegante tiene acceso a un banco de registros internos (216) del procesador (202) responsable por delegacion para almacenar en estos registros los parametros asociados con una funcion que se va a ejecutar simultaneamente a la ejecucion por el procesador responsable por delegacion de otra funcion.

Description

registros de trabajo para procesamiento de datos. Además, el procesador 100 delegante implementa el procedimiento para ejecución de funciones por el procesador 102 responsable por delegación al establecer una base 110 de los datos necesarios para esta ejecución, ésta base 110 se encuentra entre el procesador 100 delegante y el procesador 102 responsable por delegación al cual se conecta la base vía un enlace común 104 de comunicación. De acuerdo con otras variantes, el enlace común 104 es interno al procesador 100 delegante o conecta procesadores delegantes múltiples (no mostrados) a la base 110 y al procesador 102 responsable por delegación. Además, la base 110 se puede generar utilizando diferentes componentes electrónicos, tales como : - una memoria intermedia, compartida entre el procesador 100 delegante y el procesador 102 responsable por delegación, del tipo de memoria de acceso estático o SRAM, una memoria en disco o memoria instantánea, dispositivos de comunicación que procesan datos de acuerdo con el orden ,e¾¾Sue¾;11 o FIFO ("Primero en Entrar, Primero en Salir"), - otro medio de comunicación tal como dispositivos de comunicación .en serie. El procesador - 102r 'v£é3$$tieable por delegación después tiene acceso a la base: de datos lio para extraer, parámetros asociados con esta función que ya han sido colocados en su banco de registro interno. En otras palabras, ya no existe "factores que rebajan el rendimiento" asociados con un parámetro externo leído para ejecución de función. Por lo tanto, las funciones y programas que invocan un procesador delegante y uno responsable por delegación son más cortas y más rápidas de establecer debido a la ausencia de instrucciones en relación a la consulta de parámetros asociados con una función ejecutada por un procesador del responsable por delegación. En una modalidad, el procesador delegante tiene acceso a registros internos que son asignados exclusivamente a este procesador delegante para almacenamiento de datos. De acuerdo con una modalidad, u controlador interno del procesador responsable por delegación ordena la asignación de los registros, o espacios de memoria del banco de registros al procesador delegante. En una modalidad, antes de la asignación de espacio de memoria, el procesador delegante solicit una asignación de espacio de itteinoria por el controlador del procesador responsable por * ¿el*g*Ci6n para almacenar los parámetros necesarios para ejetíütar una función. De acuerdo con una modalidad, cuando el controlador asigna un espacio de memoria al procesador delegante, este controlador envía un identificador de espacio de memoria asignado al procesador delegante, después este procesador transfiere los parámetros para la ejecución de una función al espacio de memoria asignado. En una modalidad, el procesador delegante transfiere los datos que identifican la función solicitada al medio intermedio entre el procesador responsable por delegación y el procesador delegante, tal como una memoria de acceso aleatorio FIFO. De acuerdo con una modalidad, el banco de registros internos del procesador responsable por delegación es una memoria que contiene subconjuntos de registros con por lo menos una de las siguientes características: cada subconjunto de registro tiene sus propios puertos de lectura y escritura, cada subconjunto de registros tiene la misma cantidad de registros y contiene todos ios registros necesarios para la operacióntdel procesador responsable po delegación para ejecutar todaS lae funciones que es capaz de ejecutar el procesador t#i¾wfflj¾la por delegación, - cada subconjunto"-;-'pttede comunicarse con el procesador delegante o con el'¾£¾ce»ador' reeponeable por delegación. '·"·*' ' paralelo en el banco 216. En esta modalidad, preferida, el banco 216 de registros contiene espacios de memoria EMO 310 (figura 3), EM1 311, ...EMj 300, EM(j+l) 301, ..., EMi 302, ... EMn 304, cada espacio de memoria es uri conjunto de registros independientes que permiten al procesador delegado ejecutar todas sus funciones para cada espacio de memoria. Cada espacio de memoria de esta manera contiene los registros del trabajo necesarios para que se ejecuten las diferentes operaciones de procesador de datos por el procesador 202 responsable por delegación o el procesador 200 delegante. Además, cada espacio de memoria tiene sus propios puertos de escritura y lectura. En un ejemplo práctico adaptado para las capacidades de velocidades de transferencia actuales de los procesadores utilizados, particularmente en el dominio de procesamiento de imagen, el banco 216 comprende 4 porciones que incluyen 16 registros cada uno, y de esta manera constituyen 64 registros. Por lo tanto, el procesador responsable por delegación y el procesador delegado siempre operan en espacios de memoria diferentes utilizando el controlador 222 el cual evita conflietCMS de asignación al asignar espacios de memoria en un ÍMrtien . de memoria intermedia de anillo de control por prenda. '' esta función se ejecute sin interrupción de ninguna actividad de computación en el procesador 202 responsable por delegación. Para hacer esto, el procesador 200 delegante solicita que se asigne espacio de memoria desde la interconexión 210 al procesador 202 responsable por delegación en el banco 216 de registros y espera la respuesta del enlace común 204 de datos.; La interconexión 210 transfiere un mensaje 224 al controlador 222 que solicita la asignación de espacio de memoria en el banco 216. Cuando tal asignación es posible, el controlador transfiere el identificador 226 de espacio de memoria asignado al procesador 200 delegante, por ejemplo EMi 302. Utilizando este identificador, el procesador 200 delegante escribe los parámetros necesarios para ejecutar esta función vía la interconexión 210 y los puertos de escritura y lectura 212/214 en su espacio de memoria asignado EMi 302. Después, el procesador 200 transfiere a la base 217 FIFO datos que representa»: ;í ejecutar los cuales son, por ejemplo, una representación simbólica de dicha función -o una dirección de la memoria 208. - de acuerdo con "uña segunda etapa, cuando el {(EM(i+l) o EMO } ya ha sido utilizado por el procesador 202 responsable por delegación. En este último caBO, el procesador 200 delegante espera hasta que se encuentre disponible un espacio de memoria nuevo {EM(i+l) o EMO si i=n+l} . Esta invención está constituida por diversas variantes. En particular, en una variante, varios procesadores delegantes tienen acceso, por ejemplo simultáneamente, al registro interno del procesador 202.

Claims (1)

1. función, este identificador y estos parámetros se proporcionan por un procesador delegante, caracterizado porque contiene un medio para que el procesador delegante tenga acceso a un banco de registros internos del procesador responsable por delegación par almacenar parámetros asociados con una función simultáneamente con la ejecución, por el procesador responsable por delegación, de otra función de acuerdo con un método que cumple con una de las reivindicaciones 1 a 18.