MXPA00007049A - Aparato de transferencia de datos para sistema que tiene dominios de reloj plurales - Google Patents

Abstract

La presente invención se refiere a un aparato de interfase (10, 20, 31) para interconectar datos con una pluralidad de diferentes dominios de reloj, en donde las señales de reloj en los diferentes dominios se ponen en fase asegurada (12) juntas, y las señales de reloj respectivas tienen diferentes frecuencias, incluye una pluralidad de primeras y segundas memorias de cerrojo conectadas en cascadas, acopladas entre los dominios de reloj respectivos. Una de las memorias de cerrojo es una Memoria de Cerrojo de Datos a reloj (32), y la otra es una Memoria de Cerrojo de Datos Habilitada y a reloj (30). Un generador de tiempo (14) proporciona señales de reloj de dominio de un dominio que proporcione una señal de datos a la conexión de entrada de reloj de la primera memoria de cerrojo de un conjunto de memorias de cerrojo conectadas en cascada respectivo, y se aplica una señal de reloj de dominio de un dominio que reciba esta señal de datos, a la segunda memoria de cerrojo. El generador de tiempo también proporciona una señal de Habilitación común de fase asegurada a las señales de reloj de dominio. La Señal de Habilitación común se aplica a la terminal de entrada de habilitación de una de las memorias de cerrojo de cada conjunto de memorias de cerrojo conectadas en cascada.

Description

APARATO DE TRANSFERENCIA DE DATOS PARA SISTEMA QUE TIENE DOMINIOS DE RELOJ PLURALES Esta invención se refiere a la transferencia de datos entre sistemas que tienen una pluralidad de relojes con una pluralidad de diferentes frecuencias. Con frecuencia, los sistemas digitales requerirán de sub-aparatos que operen a diferentes frecuencias de reloj , y que reciban la información de control desde una barra colectora de datos común. Si el sub-aparato respectivo captura la información de control distribuida utilizando su reloj respectivo, en lugar de un reloj de la barra colectora común, hay un potencial de error. Es decir, la transferencia de datos digitales desde un dominio de reloj hasta otro dominio de reloj está sujeta a metaestabilidad. Normalmente, los sistemas conocidos utilizan memoria intermedia y/o acondicionan la fase del reloj en uno o ambos dominios de reloj, para evitar la metaestabilidad. Un ejemplo de este planteamiento se describe en la Patente de los Estados Unidos de Norteamérica Número 5,548,620. En este sistema de ejemplo, en las interfases de dominio de reloj respectivas, los datos se ponen a reloj a través de un flip-flop maestro y uno esclavo en la salida del primer dominio, y un flip-flop maestro y uno esclavo en la entrada del segundo dominio. El flip-flop maestro del primer dominio se pone a reloj mediante el reloj del primer dominio. El flip-flop esclavo en el segundo dominio se pone a reloj mediante el reloj del segundo dominio. El flip-flop esclavo en el primer dominio y el flip-flop maestro en el segundo dominio se ponen ambos a reloj mediante relojes respectivamente diferentes que se generan en el circuito del ciclo de fase asegurada. La utilización de este planteamiento para la interconexión de datos entre los dominios de reloj puede llegar a complicarse y a ser costosa si se involucran múltiples dominios de reloj . Por consiguiente, existe una necesidad de un planteamiento simple para interconectar datos con el fin de evitar la metaestabilidad en un aparato digital que tenga múltiples dominios de reloj . La presente invención se refiere a un circuito de interconexión de dominio de reloj para proporcionar datos que se interconectan entre los dominios de reloj . Este circuito incluye una primera memoria de cerrojo en la salida de un primer dominio de reloj , y una segunda memoria de cerroj o en la entrada al segundo dominio de reloj . Las primeras y segunda memorias de cerrojo se ponen a reloj mediante sus relojes del dominio respectivo. Se aplica una Señal de Habilitación, que es una función lógica de los relojes respectivos, para habilitar una de las primera y segunda memorias de cerrojo. BREVE DESCRIPCIÓN DE LOS DIBUJOS En los dibujos: La Figura 1 es un diagrama de bloques de un sistema de procesamiento digital de ejemplo que tiene una pluralidad de dominios de reloj . La Figura 2 es un diagrama de forma de onda de una pluralidad de señales de reloj de ejemplo que se pueden requerir en un sistema de procesamiento digital particular, tal como el sistema de la Figura 1. Las Figuras 3 a 6 son diagramas de bloques de configuraciones de interfase de datos para interconectarse entre diferentes dominios de reloj . La Figura 7 es un diagrama esquemático de las Memorias de Cerrojo de Datos Habilitadas de ejemplo del tipo utilizado en las Figuras 3 a 6. La Figura 8 es un diagrama de la forma de onda de una Señal de Habilitación típica con referencia a los relojes de dominio . Las Figuras 9, 10, y 12 son diagrames esquemáticos de circuitos generadores de Señal de Habilitación de Ejemplo. La Figura 11 es un diagrama de la forma de onda de señal útil para entender la operación del circuito de la Figura 10.

La Figura 1 es un circuito integrado de interfase que es útil para definir un medio ambiente de la invención, pero no es restrictivo. La invención se puede practicar en cualquier circuito integrado (IC) u otro circuito estrechamente empacado, tal como un paquete de circuito integrado de múltiples chips, o un paquete de circuito integrado híbrido que incorpore múltiples dominios de reloj . Otros ejemplos pueden incluir circuitos integrados de múltiples procesadores para el procesamiento de multimedia, circuitos integrados y sistemas de procesamiento/edición digital de múltiples canales, solo por nombrar algunos . La Figura 1 ilustra un circuito integrado de interfase o de enlace para un sistema de televisión de múltiples plataformas . Este circuito integrado se configura para procesar digitalmente de una manera simultánea una pluralidad de señales de televisión recibidas en diferentes formatos . Los procesadores respectivos están circunscritos con líneas punteadas. El circuito circunscrito con la línea punteada 10 se configura para procesar la señal de satélite de transmisión digital directa. Este circuito incluye dos convertidores de analógico a digital para procesar las señales en cuadratura a partir de un sintonizador de satélite, un desmodulador digital, y un circuito de corrección de error. Los elementos respectivos adentro de este circuito pueden requerir de diferentes señales de reloj, tales como, por ejemplo, señales de reloj de 18 MHz, de 54 MHz, y de 27 MHz, y por lo tanto, pueden incluir una pluralidad de dominios de reloj . Se pueden acoplar diferentes señales de control desde la interfase del microprocesador con unos de estos dominios . Un segundo bloque de procesamiento circunscrito por la línea punteada 20 recibe y procesa señales digitales de alta definición, tales como pueden ser transmitidas de acuerdo con el protocolo Grand Alliance. Este circuito incluye cuando menos un convertidor de analógico a digital, un desmodulador digital, un ecualizador/rastreador de fase, y un circuito de corrección de error. Estos elementos pueden requerir de diferentes señales de reloj, tales como, por ejemplo, señales de reloj de 108 MHz, de 54 MHz, y de 18 MHz, y por lo tanto, incluye otra pluralidad de dominios de reloj . En tercer lugar, el circuito integrado incluye un procesador de señales NTSC circunscrito por la línea punteada 31. Este circuito incluye convertidores de analógico a digital, el circuito de filtro, y descodificadores de color digitales.

Estos elementos pueden requerir de diferentes señales de reloj , tales como, por ejemplo, señales de reloj de 18 MHz, 36 MHz, y 37 MHz, que representen otra pluralidad de dominios de reloj. Cada uno de los bloques más grandes respectivos del circuito incluye una pluralidad de dominios de reloj . Sin embargo, es poco probable que se proporcionen datos de control al circuito en cada uno de los dominios de reloj . Es posible que se requieran datos de control desde el microprocesador a partir de más de un dominio, y que los datos de control se transfieran entre diferentes dominios.

Nominalmente, se proporcionarán las señales de reloj respectivas mediante el circuito de generación de reloj común que incluye un ciclo de fase asegurada 12, para desarrollar una señal de reloj maestra, y un generador 14 que responda a la señal de reloj maestra para proporcionar una pluralidad de señales de reloj a diferentes frecuencias . En el circuito integrado de ejemplo, el reloj maestro está a 108 Mhz, y las señales de reloj adicionales están a 18, 27, 36, y 54 Mhz. La Figura 2 ilustra las relaciones de tiempo de ejemplo de estas señales de reloj . Estas señales de reloj particulares son de fase asegurada unas con otras, y son todas múltiplos simples de 9 MHz. Se apreciará que se puede emplear una pluralidad de señales de reloj ampliamente divergentes de las ilustradas en circuitos integrados similares o diferentes, y a las que se aplicará la invención. Se hacen dos suposiciones . La primera es que los datos transferidos entre los dominios de reloj no cambian a la velocidad del reloj , es decir, la velocidad de los datos es más lenta que la velocidad del reloj más lenta en una interfase de dominio de reloj dada. En segundo lugar, las señales de reloj en los diferentes dominios son mutuamente de fase asegurada. Suponga, en cualquier interfase de dominio, que cambian los datos de salida con la orilla que se eleva de la transición del reloj de salida, y esos datos son capturados en la orilla que se eleva de una transición de entrada de reloj . En este caso, se pueden determinar márgenes de tiempo mediante un examen de las formas de onda de ejemplo de la Figura 2. En la Figura 2, todas las señales de reloj tienen transiciones que se elevan en los puntos designados como A. Por consiguiente, hay un margen de tiempo cero entre todos los dominios, y una alta posibilidad de que se presenten errores de datos si los datos son transferidos en estos casos. Considere el margen de tiempo en el punto B entre los dominios de reloj de 18 y 27 MHz. En el punto B, el dominio de 27 MHz exhibe una transición que se eleva, la cual se presenta a dos ciclos del reloj de 108 MHz (ó 18.5 ns . ) antes de la siguiente transición que se eleva del reloj de 18 MHz. Esto representa un margen de tiempo de 18.5 nanosegundos . Los márgenes de tiempo para la transferencia de datos entre otros dominios de reloj respectivos se pueden determinar de una manera similar. En la Tabla I se da un listado de un muestreo representativo de los márgenes de tiempo. TABLA I La Tabla I indica que las transiciones en los tiempos B y C proporcionan márgenes de tiempo adecuados para las cuatro permutaciones de transferencia de dominio requeridas en el sistema de ejemplo de la Figura 1. Las transiciones en B proporcionan un mejor margen para los registradores de entrada de barra colectora (reloj de entrada = 27 MHz) , y las transiciones en C proporcionan un mejor margen para los registradores de salida (reloj de salida = 27 MHz) . Para el sistema en donde se vaya a emplear una Señal de Habilitación común, puede ser necesario seleccionar una transición común para todas las transferencias de dominio de datos, por ejemplo, la transición B. La Figura 8 ilustra el tiempo de Impulso de Habilitación de ejemplo, en donde se va a presentar la transferencia de datos entre los dominios de reloj de 18 MHz, 27 MHz, y 36 MHz. Se reconocerá que, si no se sincronizan los datos con los Impulsos de Habilitación, cada palabra de datos debe estar presente durante cuando menos dos ciclos del reloj de 18 MHz, para asegurar la transferencia de datos. Si una palabra de datos es de una duración menor, podría presentarse entre los impulsos de Señal de Habilitación, y perderse. Suponga que un sistema incorpora el Impulso de Habilitación de la Figura 8. Las Figuras 3 a 6 ilustran circuitos respectivos para transferir datos entre los dominios de reloj respectivos. La Figura 3 ilustra el circuito para transferir datos desde un dominio de reloj de 27 MHz hasta un dominio de reloj de 18 MHz. El circuito incluye una Memoria de Cerrojo de Datos Habilitada 30, y una Memoria de Cerrojo de Datos simple 32. Los datos se almacenan o se ponen en memorias de cerrojo en las memorias de cerrojo respectivas coincidentes con las transiciones de salida positivas de la señal de reloj respectiva. Refiérase a la Figura 9, la cual ilustra el circuito de ejemplo para la Memoria de Cerrojo de Datos Habilitada 30. Esta Memoria de Cerrojo de Datos Habilitada comprende una Memoria de Cerrojo de Datos simple 92 y un multiplexor 90. El multiplexor se conecta para retroalimentar la salida de la Memoria de Cerrojo de Datos 92 cuando el Impulso de Habilitación está bajo, y para introducir nuevos datos en la Memoria de Cerrojo de Datos 92, cuando el Impulso de Habilitación está alto. Los nuevos datos se cargan en la memoria de cerrojo durante las transiciones positivas de la señal de reloj solamente cuando la Señal de Habilitación está en un estado lógico alto. Los nuevos datos cargados en la Memoria de Cerrojo de Datos 92 se almacenan hasta la siguiente coincidencia del Impulso de Habilitación, y una transición positiva del impulso de reloj . Haciendo referencia a la Figura 8, los nuevos datos se pueden cargar en la Memoria de Cerrojo de Datos Habilitada 30 en los tiempos designados como 30T, cuando el reloj de 27 MHz exhibe una transición positiva y la habilitación está alta. Estos datos permanecerán en la Memoria de Cerrojo de Datos Habilitada 30, hasta cuando menos el siguiente tiempo de presentación designado como 30T. Los nuevos datos cargados en la Memoria de Cerrojo de Datos Habilitada 30, en la salida del dominio de reloj de 27 MHz, se cargarán en la Memoria de Cerrojo de Datos 32, en la entrada del dominio de reloj de 18 MHz, durante la siguiente transición positiva del reloj de 18 MHz en seguida del tiempo 30T. Esta transición está designada como 32T en la Figura 8. Se reconocerá que hay un medio ciclo completo del margen de tiempo de reloj de 27 MHz para la transferencia entre los dominios de reloj . La Figura 4 ilustra el circuito para transferir datos desde un dominio de reloj de 27 MHz hasta un dominio de reloj de 36 MHz. El circuito incluye una Memoria de Cerrojo de Datos Habilitada 40, y una Memoria de Cerrojo de Datos simple 42. La Memoria de Cerrojo de Datos Habilitada 40 es de un diseño similar a la Memoria de Cerrojo de Datos Habilitada 30. Haciendo referencia a la Figura 8, los nuevos datos se pueden cargar en la Memoria de Cerrojo de Datos Habilitada 40 en los tiempos designados como 30T, cuando el reloj de 27 MHz exhiba una transición positiva y la Señal de Habilitación esté alta. Estos datos permanecerán en la Memoria de Cerrojo de Datos Habilitad 40 hasta cuando menos el siguiente tiempo de presentación designado como 30T. Los nuevos datos cargados en la Memoria de Cerrojo de Datos Habilitada 40, en la salida del dominio de reloj de 27 MHz, se cargarán en la Memoria de Cerrojo de Datos 42, en la entrada del dominio de reloj de 36 MHz, durante la siguiente transición positiva del reloj de 36 MHz, en seguida del tiempo 30T. Esto ocurre en el tiempo 32T en la Figura 8. Como con el circuito de la Figura 3 , hay un medio ciclo completo del margen de tiempo de reloj de 27 MHz para la transferencia entre los dominios de reloj . La Figura 5 ilustra el circuito para transferir datos desde un dominio de reloj de 18 MHz hasta un dominio de reloj de 27 MHz. El circuito incluye una Memoria de Cerrojo de Datos 50 y una Memoria de Cerrojo de Datos Habilitada 52. La Memoria de Cerrojo de Datos Habilitada 52 es un diseño similar a la Memoria de Cerrojo de Datos Habilitada 30. Haciendo referencia a la Figura 8, los nuevos datos se pueden cargar en la Memoria de Cerrojo de Datos 50 en toda la transición positiva del reloj de 18 MHz. Estos permanecerán en la Memoria de Cerrojo de Datos 50, hasta cuando menos la siguiente transición positiva del reloj de 18 MHz, pero recuerde en este ejemplo, que la duración de la palabra de datos debe ser cuando menos de dos ciclos del reloj de 18 MHz. Asuma que los nuevos datos se cargan en la Memoria de Cerrojo de Datos 50, en la salida del dominio de reloj de 18 MHz, en el tiempo 50T. Estos datos se cargarán en la Memoria de Cerrojo de Datos Habilitada 52, en la entrada del dominio de reloj de 27 MHz, durante la siguiente transición positiva del reloj de 27 MHz, cuando el Impulso de Habilitación esté alto. Esto ocurre en el tiempo 30T en la Figura 8. El margen de tiempo para esta transferencia entre los dominios de reloj es casi un ciclo completo del reloj de 27 MHz. La Figura 6 ilustra el circuito para transferir datos desde un dominio de reloj de 36 MHz hasta un dominio de reloj de 27 MHz. El circuito incluye una Memoria de Cerrojo de Datos 60, y una Memoria de Cerrojo de Datos Habilitada 62. La Memoria de Cerrojo de Datos Habilitada 62 es de un diseño similar a la Memoria de Cerrojo de Datos Habilitada 30. Haciendo referencia a la Figura 8, los nuevos datos se pueden cargar en la Memoria de Cerrojo de Datos 60 en toda la transición positiva del reloj de 36 MHz. Estos datos permanecerán en la Memoria de Cerrojo de Datos 60 hasta cuando menos la siguiente transición positiva del reloj de 36 MHz, pero recuerde en este ejemplo, que la duración de la palabra de datos debe ser cuando menos de dos ciclos del reloj de 18 MHz. Suponga que los nuevos datos se cargan en la Memoria de Cerrojo de Datos 60, en la salida del dominio de reloj de 36 MHz, en el tiempo 60T. Estos datos se cargarán en la Memoria de Cerrojo de Datos Habilitada 62, en la entrada del dominio de reloj de 27 MHz, durante la siguiente transición positiva del reloj de 27 MHz cuando el Impulso de Habilitación esté alto. Esto ocurre en el tiempo 30T en la Figura 8. El margen de tiempo para esta transferencia entre los dominios de reloj es de un ciclo completo del reloj de 108 MHz.

En las Figuras 3 y 4, los datos se retienen en las memorias de cerrojo de entrada 30 y 40 durante cuando menos un ciclo del Impulso de Habilitación, en virtud del mecanismo de retroalimentación y de la secuencia de impulsos. Las memorias de cerrojo de salida 32 y 42 se pueden poner a reloj continuamente, pero sus datos no cambiarán por la duración de un ciclo de habilitación, debido a que la entrada a estas memorias de cerrojo no cambia durante un ciclo de habilitación. En las Figuras 5 y 6, los datos en las memorias de cerrojo de entrada respectivas 50 y 60 pueden cambiar con las transiciones positivas sucesivas de las señales de reloj respectivas. Sin embargo, los datos en las memorias de cerrojo de salida respectivas 52 y 62 permanecerán constantes por la duración de un ciclo de habilitación, debido a la operación de retroalimentación de las Memorias de Cerrojo de Datos Habilitadas . La Figura 9 ilustra el circuito de ejemplo para generar la Señal de Habilitación. En la Figura 8, las señales de reloj de 18 MHz, de 27 MHz, de 36 MHz, y de 54 MHz se ponen lógicamente en AND (Y) , para generar un impulso de restablecimiento que se presenta en el tiempo 50T. Este impulso de restablecimiento se aplica a un contador 70, configurado para contar los impulsos del complemento de la señal de reloj de 108 MHz. El contador 70 proporciona un impulso que es de una duración de cuatro ciclos del reloj de 108 MHz, y que empieza con la transición que va a negativo del reloj de 108 MHz en seguida del impulso de restablecimiento; es decir, medio ciclo del reloj de 108 MHz en seguida del tiempo 50T. La Figura 10 ilustra una segunda modalidad de un generador de Señal de Habilitación. La Figura 11 muestra la salida de formas de onda pertinentes mediante los elementos respectivos de la Figura 10. En esta modalidad, el reloj de 18 MHz está dividido entre dos en el circuito 102 para generar una onda cuadrada (designada como 18/2 en la Figura 11) demorada por medio ciclo del reloj de 108 MHz, y que tiene un tiempo de ciclo igual a la duración del ciclo de habilitación. El complemento de esta señal se pone lógicamente en .AND (Y) (104) con el complemento de la señal de reloj de 108 MHz, para proporcionar una señal de reloj con compuerta (CK CON COMPUERTA) . El primer impulso del reloj con compuerta se presenta a medio ciclo de la señal de reloj de 108 MHz en seguida del tiempo 50T. El reloj con compuerta se aplica a un circuito 106 que divide entre 8. Después de cuatro impulsos del reloj con compuerta, la salida del circuito que divide entre 8 se va a alta, y continúa alta por la duración de los impulsos de reloj con compuerta. La señal 18/2 se aplica a la entrada de restablecimiento del circuito 106 que divide entre 8, y hace que la salida del circuito que divide entre 8 se restablezca baja, coincidiendo con la porción positiva de la señal 18/2. El complemento de la señal 18/2 se pone lógicamente en .ADN (Y) con el complemento de la señal desde el circuito 106 que divide entre 8 y el circuito AND (Y) 108, para proporcionarla Señal de Habilitación. La Figura 12 muestra un tercer circuito generador de Señal de Habilitación alternativo. Este circuito se deriva a partir de una manipulación lógica simple de las señales de reloj disponibles que entenderán fácilmente los expertos en la técnica del diseño lógico. Un planteamiento gráfico genérico para generar la Señal de Habilitación, es dibujar un diagrama de tiempo de las señales de reloj pertinentes con cuando menos un ciclo completo del múltiplo más bajo común de los períodos de reloj incluidos. Las orillas que se elevan de cada reloj del dominio de salida se examinan para determinar si algunas orillas que se elevan de los relojes del dominio de entrada están inaceptablemente cerca. La Señal de Habilitación se dibuja con un nivel lógico bajo en todas las áreas en que las orillas están inaceptablemente cerca, y alto de otra manera. Posteriormente, en general es posible crear una Señal de Habilitación que sea un superconjunto (por ejemplo, ADN (Y) lógico) de las diferentes señales de reloj . De una manera alternativa, una vez que se establece el tiempo de la Señal de Habilitación, se puede programar una máquina de estado para generarla. Observe que las orillas "inaceptablemente cercanas" se determinan mediante un análisis de salto del peor caso/variación de fase entre los relojes de entrada y salida, tomando en consideración la localización física de los circuitos de interfase pertinentes .

Claims (3)

REIVINDICACIONES

1. Un aparato de interfase para interconectar datos con una pluralidad de diferentes dominios de reloj , en donde las señales de reloj en los diferentes dominios se ponen en fase asegurada juntas, y las señales de reloj respectivas tienen diferentes frecuencias, y la velocidad de datos que se van a interconectar es más lenta que la velocidad de reloj del reloj de dominio más lento, caracterizado este aparato de interfase por: una pluralidad de primeras y segundas memorias de cerrojo conectadas en cascada (30,32; 40,42; 50,52; 60,62) acopladas entre los dominios de reloj respectivos, siendo una de las primeras y segundas memorias de cerrojo una Memoria de Cerrojo de Datos a reloj (32; 42; 50; 60) , y siendo la otra de las primeras y segundas memorias de cerrojo una Memoria de Cerrojo de Datos Habilitad y a reloj (30; 40; 52; 62) , teniendo las Memorias de Cerrojo de Datos a reloj respectivas una conexión de entrada de datos y una de reloj, y una conexión de salida de datos, y Memorias de Cerrojo de Datos Habilitadas y a reloj respectivas, cada una teniendo un reloj y una conexión de entrada de habilitación y una conexión de salida de datos; un generador de tiempo (14) que tiene conexiones de salida que proporcionan señales de reloj del dominio respectivo, en donde se aplica una señal de reloj de dominio de un dominio que proporcione una señal de datos a la conexión de entrada de reloj de la primera memoria de cerrojo de un conjunto de memorias de cerrojo conectados en cascada respectivo, y se aplica una señal de reloj de dominio de un dominio que reciba la señal de datos, a la segunda memoria de cerrojo de un conjunto de memorias de cerrojo conectadas en cascada respectivo; proporcionando el generador de tiempo una Señal de Habilitación común de fase asegurada (12) a las señales a reloj de dominio, aplicándose esta Señal de Habilitación común a la señal de entrada de habilitación de una de las primera y segunda memorias de cerrojo de cada conjunto de memorias de cerrojo conectadas en cascada.

2. El aparato de interfase descrito en la reivindicación 1, caracterizado porque las Memorias de Cerrojo de Datos Habilitadas y a reloj respectivas comprenden: una Memoria de Cerrojo de Datos a reloj que tiene conexiones de entrada, salida, y de reloj ; un multiplexor que tiene una salida acoplada a la conexión de entrada de la Memoria de Cerrojo de Datos a reloj ; una primera conexión de entrada conectada a la conexión de salida de la Memoria de Cerrojo de Datos a reloj, una segunda conexión de entrada para recibir la señal de datos y una entrada de control conectada a la Señal de Habilitación; y en donde la conexión de salida de la Memoria de Cerrojo de Datos a reloj proporciona la señal de salida de la Memoria de Cerrojo de Datos Habilitada y a reloj, y la segunda conexión del multiplexor es la conexión de entrada de la Memoria de Cerrojo de Datos Habilitada y a reloj .

3. El aparato de interfase descrito en la reivindicación 1, configurado para interconectar los datos desde un dominio de reloj de 27 MHz hasta un dominio de reloj de 36 MHz, caracterizado porque la primera memoria de cerrojo en la conexión en cascada es una Memoria de Cerrojo de Datos Habilitada y a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 27 MHz, y la segunda memoria de cerrojo de la conexión en cascada es una Memoria de Cerrojo de Datos a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 36 MHz. . El aparato de interfase descrito en la reivindicación 1, configurado para interconectar los datos desde un dominio de reloj de 27 MHz hasta un dominio de reloj de 18 MHz, caracterizado porque la primera memoria de cerrojo en la conexión en cascada es una Memoria de Cerrojo de Datos Habilitada y a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 27 MHz, y la segunda memoria de cerrojo de la conexión en cascada es una Memoria de Cerrojo de Datos a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 18 MHz. 5. El aparato de interfase descrito en la reivindicación 1, configurado para interconectar los datos desde un dominio de reloj de 18 MHz hasta un dominio de reloj de 27 MHz, caracterizado porque la primera memoria de cerrojo en la conexión en cascada es una Memoria de Cerrojo de Datos a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 18 MHz, y la segunda memoria de cerrojo de la conexión en cascada es una Memoria de Cerrojo de Datos Habilitada y a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 27 MHz. 6. El aparato de interfase descrito en la reivindicación 1, configurado para interconectar los datos desde un dominio de reloj de 36 MHz hasta un dominio de reloj de 27 MHz, caracterizado porque la primera memoria de cerrojo en la conexión en cascada es una Memoria de Cerrojo de Datos a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 36 .MHz, y la segunda memoria de cerrojo de la conexión en cascada es una Memoria de Cerrojo de Datos Habilitada y a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 27 MHz. 7. El aparato de interfase descrito en la reivindicación 6, caracterizado además por un aparato de interfase configurado para interconectar los datos desde un dominio de reloj de 27 MHz hasta un dominio de reloj de 36 MHz, en donde, la primera memoria de cerrojo en la conexión en cascada es una Memoria de Cerrojo de Datos Habilitada y a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 27 MHz, y la segunda memoria de cerrojo de la conexión en cascada es una Memoria de Cerrojo de Datos a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 36 MHz. 8. El aparato de interfase descrito en la reivindicación 4, caracterizado además por un aparato de interfase adicional que tiene tercera y cuarta memorias de cerrojo conectadas en cascada configurado para interconectar los datos desde un dominio de reloj de 27 MHz hasta un dominio de reloj de 36 MHz, en donde, la tercera memoria de cerrojo en la conexión en cascada es una Memoria de Cerrojo de Datos Habilitada y a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 27 MHz, y la cuarta memoria de cerrojo de la conexión en cascada es una Memoria de Cerrojo de Datos a reloj que tiene su conexión de entrada de reloj conectada con una señal de reloj de 36 MHz.