KR980011919A - Method of manufacturing polycide gate electrode - Google Patents

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KR980011919A
KR980011919A KR1019960031217A KR19960031217A KR980011919A KR 980011919 A KR980011919 A KR 980011919A KR 1019960031217 A KR1019960031217 A KR 1019960031217A KR 19960031217 A KR19960031217 A KR 19960031217A KR 980011919 A KR980011919 A KR 980011919A
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gate electrode
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metal silicide
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KR1019960031217A
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조준호
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김광호
삼성전자 주식회사
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Abstract

폴리사이드 게이트전극 제조방법이 기재되어 있다. 반도체기판 상에 폴리실리콘층, 금속실리사이드층, 및 마스크층을 순차적으로 형성하고, 상기 마스크층을 패터닝하여 게이트 전극 형성을 위한 마스크 패턴을 형성한 다음, 상기 마스크 패턴을 이용하여 상기 금속실리사이드층 및 폴리실리콘층을 식각하여 금속실리사이드 패턴 및 폴리실리콘 패턴으로 이루어진 게이트 전극 패턴을 형성한다. 이어서, 게이트 전극 패턴이 형성된 상기 결과물 상에 플라즈마가 가해진 화학기상증착법(PECVD)을 이용하여 보호산화막을 형성한다. 따라서, 텅스텐 실리사이드층이 이상성장되어 게이트 전극 측벽에 텅스텐 실리사이드 혹이 돌출되는 것을 방지할 수 있다.A process for producing a polycide gate electrode is described. A metal silicide layer and a mask layer are sequentially formed on a semiconductor substrate and the mask layer is patterned to form a mask pattern for forming a gate electrode and then the metal silicide layer and the metal silicide layer are formed using the mask pattern. The polysilicon layer is etched to form a gate electrode pattern made of a metal silicide pattern and a polysilicon pattern. Then, a protective oxide film is formed by chemical vapor deposition (PECVD) in which plasma is applied on the resultant product having the gate electrode pattern formed thereon. Therefore, the tungsten suicide layer may be abnormally grown to prevent the tungsten suicide bump from protruding from the sidewall of the gate electrode.

Description

폴리사이드 게이트 전극 제조방법Method of manufacturing polycide gate electrode

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 폴리실리콘과 텅스텐실리사이드(WSix)로 이루어진 텅스텐 폴리사이드(polycide) 구조의 게이트전극 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a gate electrode of a tungsten polycide structure made of polysilicon and tungsten silicide (WSix).

반도체 소자, 특히 LDD 구조를 갖는 트랜지스터를 제조하기 위해서는 게이트전극 패터닝 후 소오스/드레인 이온주입 공정을 실시하기 전에 산화공정을 실시하고 있다. 이는, 소오스/드레인 이온주입 공정시 고에너지 이온에 의해 발생될 수 있는 실리콘 기판의 격자 손상을 방지함과 동시에, 게이트전극 에지 모양에 의한 전기장의 집중으로 발생되는 게이트 산화막의 불량을 방지하기 위함이다.In order to manufacture a semiconductor device, particularly a transistor having an LDD structure, an oxidation process is performed before patterning a gate electrode and before performing a source / drain ion implantation process. This is to prevent lattice damage of the silicon substrate, which may be generated by high energy ions in the source / drain ion implantation process, and to prevent defects in the gate oxide film caused by the concentration of the electric field due to the edge shape of the gate electrode .

한편, 최근 반도체 메모리 소자의 속도를 향상시키기 위해 폴리실리콘과 유사한 특성을 가지면서 그보다 수∼수십배 낮은 전기 저항값을 갖는 고융점금속(refratory metal), 고융점금속실리사이드(refratory metal silcide), 또는 도핑된 폴리실리콘층 위에 고융점금속실리사이드를 적층시킨 폴리사이드 구조를 반도체 소자의 배선재료, 특히 모스(MOS) 트랜지스터의 게이트전극 재료로 많이 사용하고 있다. 상기 고융점금속으로는 텅스텐(W), 탄탈륨(Ta), 타이타늄(Ti), 및 몰리브덴(Mo) 등이 사용된다.Recently, in order to improve the speed of a semiconductor memory device, a refratory metal, a refratory metal silicide, or a doping metal silicide having properties similar to polysilicon and having an electric resistance value several to several tens of times lower than that of polysilicon, A polycide structure in which a refractory metal silicide is laminated on a polysilicon layer is widely used as a wiring material for a semiconductor device, particularly as a gate electrode material of a MOS transistor. As the refractory metal, tungsten (W), tantalum (Ta), titanium (Ti), molybdenum (Mo), or the like is used.

도 1a 및 도 2b는 종래 기술에 따른 폴리사이드 게이트전극 제조방법을 설명하기 위해 도시한 단면도들이다.FIGS. 1A and 2B are cross-sectional views illustrating a method of manufacturing a polycide gate electrode according to the prior art.

먼저, 필드산화막(12)이 형성된 반도체 기판(10) 상에 게이트 산화막(14)을 형성하고, 그 위에 폴리실리콘층, 텅스텐 실리사이드층 및 산화막을 차례로 적층한 다음, 상기 산화막을 사진 식각공정으로 패터닝하여 산화막 패턴(20)을 형성한다. 상기 산화막 패턴(20)을 마스크로 하여 텅스텐 실리사이드층 및 폴리실리콘층을 패터닝함으로써 폴리실리콘 패턴(16) 및 텅스텐 실리사이드 패턴(18)으로 이루어진 게이트 전극 패턴(22)을 형성한다. (도 1a)First, a gate oxide film 14 is formed on a semiconductor substrate 10 on which a field oxide film 12 is formed, a polysilicon layer, a tungsten silicide layer and an oxide film are sequentially stacked thereon, and then the oxide film is patterned Whereby an oxide film pattern 20 is formed. The gate electrode pattern 22 made of the polysilicon pattern 16 and the tungsten silicide pattern 18 is formed by patterning the tungsten suicide layer and the polysilicon layer using the oxide film pattern 20 as a mask. (Fig. 1A)

다음, 상기 결과물에 대한 고온 열산화공정을 실시하여 기판(10)의 손상 및 게이트 산화막 손상을 방지하기 위한 보호 산화막(26)을 형성한다. (도 1b)Next, the resultant product is subjected to a high-temperature thermal oxidation process to form a protective oxide film 26 for preventing damage to the substrate 10 and damage to the gate oxide film. (Fig. 1B)

상기와 같은 종래 방법에 따르면, 기판 손상 및 게이트 산화막의 손상을 방지하기 위해 고온 열산화 공정을 통해 보호 산화막(26)을 형성한다. 이때, 이 고온 열산화 공정에 의해 게이트 전극 패턴(22)의 불안정한 텅스텐 실리사이드(WSix) 그레인이 이상성장되어 텅스텐 실리사이드 혹(b)이 게이트 전극 패턴(22) 측벽으로 돌출된다. 이 텅스텐 실리사이드 혹(b)은 이후의 스토리지 콘택과 같은 콘택 형성시 이웃하는 게이트들이 서로 단락되는 문제를 야기시킨다.According to the conventional method as described above, the protective oxide film 26 is formed through a high-temperature thermal oxidation process to prevent damage to the substrate and damage to the gate oxide film. At this time, the unstable tungsten suicide (WSix) grain of the gate electrode pattern 22 is abnormally grown by this high-temperature thermal oxidation process, and the tungsten suicide hump b protrudes to the side wall of the gate electrode pattern 22. This tungsten suicide hump (b) causes a problem of neighboring gates shorting to each other in forming a contact such as a subsequent storage contact.

따라서, 본 발명은 상기 문제점을 해결할 수 있는 폴리사이드 게이트전극 제조방법을 제공하는 것을 목적으로 한다.Accordingly, it is an object of the present invention to provide a method of manufacturing a polycide gate electrode capable of solving the above problems.

제1a도 및 제1b도는 종래 기술에 따른 폴리사이드 게이트전극 제조방법을 설명하기 위해 도시한 단면도들이다.FIGS. 1a and 1b are cross-sectional views illustrating a method for fabricating a polycide gate electrode according to the prior art.

제2a도 및 제2b도는 본 발명의 실시예에 따른 타이타늄 폴리사이드 게이트전극 제조방법을 설명하기 위해 도시한 단면도들이다.2a and 2b are cross-sectional views illustrating a method of fabricating a titanium polycide gate electrode according to an embodiment of the present invention.

상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 폴리실리콘층, 금속실리사이드층, 및 마스크층을 순차적으로 형성한는 단계; 상기 마스크층을 패터닝하여 게이트 전극 형성을 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 금속실리사이드층 및 폴리실리콘층을 식각하여 금속실리사이드 패턴 및 폴리실리콘 패턴으로 이루어진 게이트 전극 패턴을 형성하는 단계; 및 게이트 전극 패턴이 형성된 상기 결과물 상에 플라즈마가 가해진 화학기상증착법(PECVD)을 이용하여 보호산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 폴리사이드 게이트전극 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: sequentially forming a polysilicon layer, a metal silicide layer, and a mask layer on a semiconductor substrate; Forming a mask pattern for forming a gate electrode by patterning the mask layer; Forming a gate electrode pattern including a metal silicide pattern and a polysilicon pattern by etching the metal silicide layer and the polysilicon layer using the mask pattern; And forming a protective oxide film by using a plasma enhanced chemical vapor deposition (PECVD) method on the resultant product having the gate electrode pattern formed thereon.

따라서, 본 발명에 의하면, 텅스텐 실리사이드층이 이상성장되어 게이트 전극 측벽에 텅스텐 실리사이드 혹이 돌출되는 것을 방지할 수 있다.Therefore, according to the present invention, it is possible to prevent the tungsten suicide layer from being abnormally grown to protrude the tungsten suicide bump on the sidewall of the gate electrode.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention.

도 2a 및 도 2b는 본 발명의 실시예에 따른 텅스텐 폴리사이드 게이트전극 제조방법을 설명하기 위해 도시한 단면도들이다.FIGS. 2A and 2B are cross-sectional views illustrating a method of manufacturing a tungsten polycide gate electrode according to an embodiment of the present invention.

도 2a는 게이트전극 패턴(62)을 형성하는 단계를 도시한 것으로서, 반도체 기판(50) 상에 소자분리영역과 활성영역을 한정하는 필드산화막(52)을 통상의 방법으로 형성하고, 그 결과물 상에 열산화방법을 통해 게이트 산화막(54)을 형성한다. 이어서, 불순물이 도우핑되어 전도성을 갖는 폴리실리콘층, 텅스텐 실리사이드층 및 산화막을 화학기상증착방법(이하, CVD라 한다)을 이용하여 차례로 형성하고, 그 위에 포토레지스트를 도포한 후, 이를 노광 및 현상하여 게이트전극의 패터닝을 위한 포토레지스크 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 산화막을 식각함으로써 산화막 마스크(60)을 형성하고, 상기 산화막 마스크(60)를 이용하여 폴리실리콘층 및 텅스텐실리사이드층을 패터닝하여 폴리실리콘 패턴(56) 및 텅스텐 실리사이드 패턴(58)으로 구성되는 게이트 전극 패턴(62)을 형성한다.2A shows a step of forming a gate electrode pattern 62. A field oxide film 52 is formed on a semiconductor substrate 50 to define an isolation region and an active region in a conventional manner, A gate oxide film 54 is formed through a thermal oxidation method. Next, a polysilicon layer, a tungsten silicide layer, and an oxide film, which are doped with impurities to form conductive films, are sequentially formed by using a chemical vapor deposition method (hereinafter referred to as CVD), and then a photoresist is applied thereon. Thereby forming a photoresist pattern (not shown) for patterning the gate electrode. An oxide film mask 60 is formed by etching the oxide film using the photoresist pattern as a mask and the polysilicon layer 56 and the tungsten silicide layer are patterned by using the oxide film mask 60, A gate electrode pattern 62 composed of a silicide pattern 58 is formed.

도 2b는 보호 산화막(66)을 형성한는 단계를 도시한 것으로서, 게이트 전극 패턴(62)이 형성된 결과물 상에, 기판(50)의 손상 및 게이트 산화막(54) 손상을 방지하기 위한 보호 산화막을 CVD, 예컨대 PE CVD 방법을 이용하여 증착한다. 이때, 상기 PE-CVD 방법은 통상의 열산화공정에 비해 낮은 온도, 예컨대 350∼400℃의 온도에서 진행한다. (참고로, 텅스텐 실리사이드의 1차 상변태점은 600℃ 부근으로 알려져 있다.)2B shows a step of forming the protective oxide film 66. A protective oxide film for preventing the damage of the substrate 50 and the damage of the gate oxide film 54 is formed on the resultant of the gate electrode pattern 62, For example, a PE CVD method. At this time, the PE-CVD process is performed at a lower temperature than the conventional thermal oxidation process, for example, at a temperature of 350 to 400 캜. (For reference, the first phase transformation point of tungsten suicide is known to be around 600 ° C.)

상술한 바와 같이 본 발명에 의하면, 기판 손상 및 게이트 산화막 손상을 방지하기 위한 보호 산화막을 텅스텐 실리사이드의 상변태점보다 낮은 온도, 예컨대 350∼400℃의 온도에서 진행할 수 있는 PE-CVD 방법을 이용하여 형성함으로써, 텅스텐 실리사이드층이 이상성장되어 게이트 전극 측벽에 텅스텐 실리사이드 혹이 돌출되는 것을 방지할 수 있다. 따라서, 콘택 내에서 이웃하는 게이트 전극들이 단락되는 불량을 방지할 수 있다.As described above, according to the present invention, a protective oxide film for preventing damage to a substrate and a gate oxide film is formed using a PE-CVD method which can be performed at a temperature lower than the phase transformation point of tungsten silicide, for example, The tungsten suicide layer is abnormally grown to prevent the tungsten suicide bump from protruding from the side wall of the gate electrode. Therefore, it is possible to prevent the defect that the neighboring gate electrodes are short-circuited in the contact.

Claims (2)

반도체기판 상에 폴리실리콘층, 금속실리사이드층, 및 마스크층을 순차적으로 형성한는 단계; 상기 마스크층을 패터닝하여 게이트 전극 형성을 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 금속실리사이드층 및 폴리실리콘층을 식각하여 금속실리사이드 패턴 및 폴리실리콘 패턴으로 이루어진 게이트 전극 패턴을 형성하는 단계; 및 게이트 전극 패턴이 형성된 상기 결과물 상에 플라즈마가 가해진 화학기상증착법(PECVD)을 이용하여 보호산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 폴리사이드 게이트전극 제조방법.Sequentially forming a polysilicon layer, a metal silicide layer, and a mask layer on a semiconductor substrate; Forming a mask pattern for forming a gate electrode by patterning the mask layer; Forming a gate electrode pattern including a metal silicide pattern and a polysilicon pattern by etching the metal silicide layer and the polysilicon layer using the mask pattern; And forming a protective oxide film using plasma enhanced chemical vapor deposition (PECVD) on the resultant product having the gate electrode pattern formed thereon. 제1항에 있어서, 상기 금속실리사이드층은 텅스텐 실리사이드(WSix)로 형성하는 것을 특징으로 하는 폴리사이드 게이트전극 제조방법.2. The method of claim 1, wherein the metal silicide layer is formed of tungsten suicide (WSix). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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KR100732754B1 (en) * 2005-02-03 2007-06-27 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

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