KR980011910A - Method of forming silicide - Google Patents
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Abstract
본 발명은 살리사이드에 의하여 실시사이드를 형성시키기 위한 방법에 관하여 기재하고 있다. 이는, 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성시키는 단계와, 상기 게이트 전극의 측면에 스페이서를 형성시키는 단계와, 상기 결과물의 전면에 고융점 금속을 소정 두께로 증착시켜서 메탈층을 형성시키는 단계와, 상기 메탈층이 형성된 결과물의 전면에 도핑 가스 분위기하에서 레이저빔을 주사하여 고농도 소오스 영역/드레인 영역 및 실리사이드를 형성하는 단계로 이루어진다. 따라서, 본 발명에 따르면, 반도체 소자의 집적도가 증가됨에 따라서 발생되는 숏 채널 효과 및 펀치 쓰루우 현상을 억제하기 위하여 접합 깊이를 감소시킴에 따라서 증가되는 면저항을 감소시킬 수 있도록 레이저빔을 주사하여 실리사이드를 형성시켜 쇼트 현상을 방지시킴으로서 반도체 소자의 성능 및 신뢰도를 향상시킨다.The present invention describes a method for forming a co-side by salicide. The method includes forming a gate electrode and a low concentration source / drain region on a silicon substrate, forming a spacer on a side surface of the gate electrode, depositing a refractory metal to a predetermined thickness on the entire surface of the resultant structure, Forming a source / drain region and a silicide layer on the entire surface of the resultant metal layer by scanning a laser beam under a doping gas atmosphere. Therefore, according to the present invention, in order to suppress the short channel effect and the punch through phenomenon caused by the increase in the degree of integration of semiconductor devices, the laser beam is scanned by decreasing the junction depth so as to reduce the increased sheet resistance, So as to prevent the short-circuit phenomenon, thereby improving the performance and reliability of the semiconductor device.
Description
본 발명은 게이트 전극의 상부를 저저항의 살리사이드로 형성시키기 위한 방법에 관한 것으로 특히 메탈에 레이저빔을 주사시킴으로서 실리사이드를 형성시키기 위한 방법에 관한 것이다.The present invention relates to a method for forming an upper portion of a gate electrode into a low resistance salicide, and more particularly to a method for forming a silicide by scanning a laser beam with a metal.
일반적으로, 반도체 장치의 집적도가 증가할수록 상대적으로 작은 크기를 갖는 개별 소자의 개수가 증가하게 되므로 이러한 복수개의 개별 소자들을 전기적으로 연결시키기 위한 금속 배선의 길이는 상대적으로 증가하는 반면에 선폭은 작아지고 또한 두께도 감소하게 된다. 따라서 집적회로내에서 특히 게이트 배선과 소오스/드레인 영역에서 금속 배선의 면저항 증가로 인하여 신호 전달 시간이 지연되거나 또한 접촉 영역이 작아짐에 따라 접촉 저항이 증가함으로서 신호 전달 시간이 지연된다는 문제점을 야기시킨다.Generally, as the degree of integration of a semiconductor device increases, the number of discrete elements having a relatively small size increases, so that the length of metal interconnection lines for electrically connecting the plurality of discrete elements increases relatively, while the line width decreases The thickness also decreases. Therefore, the signal transmission time is delayed due to an increase in the sheet resistance of the metal wiring in the integrated circuit, especially in the gate wiring and the source / drain region, or the contact resistance is increased as the contact area is reduced.
상기된 바와 같이 반도체 장치의 집적도 증가에 따른 금속 배선의 면저항 및 접촉 저항이 증가하는 문제를 해결하기 위하여 금속 배선에 사용되는 재료를 티타늄, 탄탈늄, 또는 텅스텐과 같은 고융점 금속과 실리콘의 복합물로 이루어진 실리사이드로 대체시키는 방안이 제안되었다. 이때, 이러한 실리사이드를 반도체 장치의 집적회로내에서 배선시키기 위하여 살리사이드(salicide: self ailgned silicide) 공정에 널리 사용된다. 이러한 살리사이드 공정을 실리콘 기판상에 형성된 게이트 전극 및 소오스 영역/드레인 영역을 구성하는 실리콘의 상부에 고융점 금속을 증착시킨 후 고온 분위기하에서 상기 실리콘과 고융점 금속의 화학적 반응에 의하여 실리사이드를 형성하는 공정이다.As described above, in order to solve the problem of increased sheet resistance and contact resistance of the metal wiring due to increase in integration degree of the semiconductor device, the material used for the metal wiring is formed of a combination of silicon and high melting point metal such as titanium, tantalum, or tungsten A method of replacing the silicide with a silicide is proposed. At this time, these silicides are widely used in a salicide (self ailgned silicide) process for wiring in an integrated circuit of a semiconductor device. The salicide process may be performed by depositing a refractory metal on the gate electrode formed on the silicon substrate and the silicon constituting the source region / drain region, forming a silicide by chemical reaction between the silicon and the refractory metal under a high temperature atmosphere Process.
즉, 종래 일실시예에 예시되어 있는 도 1 내지 도 3을 참조하면, 실리사이드 형성 방법은 실리콘 기판(110)상에 게이트 전극(120) 및 소오스 영역/드레인 영역(S/D)으로 이루어진 트랜지스터를 형성하는 단계와, 상기 게이트 전극(120)의 측면에 스페이서(121)를 형성시키는 단계와, 상기 결과물의 전면에 고융점 금속을 증착시켜서 메탈층(130)을 형성시키는 단계와, 고온 분위기하의 어닐링에 의한 실리사이드화 반응에 의하여 실리사이드(140)를 형성시키는 단계와, 고잔존하는 메탈층의 일부를 제거하는 단계로 이루어진다.1 to 3, a method of forming a silicide according to the related art includes a step of forming a transistor including a gate electrode 120 and a source / drain region S / D on a silicon substrate 110 Forming a spacer layer on a side surface of the gate electrode; depositing a refractory metal on the entire surface of the resultant to form a metal layer; annealing in a high temperature atmosphere; Forming a silicide 140 by a silicidation reaction with the metal layer, and removing a portion of the metal layer that remains.
그러나, 종래 실시예에 따르면, 불순물 이온 주입 공정에 의하여 드레인 영역/소오스 영역을 형성시키는 단계와 실리사이드에 의한 실리사이드의 형성 단계가 별도로 수행된다. 따라서 고온 분위기하의 어닐링 동안에 실리콘 기판(110)과 게이트 전극(120)을 구성하고 있는 실리콘 원자의 일부가 상기 스페이서(121)로 이동하는 확산 현상이 발생된다. 즉, 상기 실리콘 원자의 확산에 의하여 상기 스페이서(121)에 원하지 않는 고융점 금속의 실리사이드가 형성되며 이러한 실리사이드에 의하여 게이트 전극과 소오스 영역/드레인 영역간의 전기적 쇼트 현상이 발생되어서 반도체 장치의 성능 및 신뢰도가 저하되는 문제점을 야기시킨다.However, according to the conventional embodiment, the step of forming the drain region / the source region by the impurity ion implantation step and the step of forming the silicide by the silicide are performed separately. Accordingly, during the annealing under a high-temperature atmosphere, a diffusion phenomenon occurs in which a part of the silicon atoms constituting the silicon substrate 110 and the gate electrode 120 moves to the spacer 121. That is, due to the diffusion of the silicon atoms, an undesirable silicide of a refractory metal is formed in the spacer 121, and electrical short-circuit phenomenon occurs between the gate electrode and the source / drain regions due to the silicide, Resulting in deterioration of performance.
따라서, 상기된 바와 같은 종래의 문제점을 해소시키기 위한 본 발명의 기술적 과제는 반도체 소자의 집적도가 증가됨에 따라서 발생되는 숏 체널 효과 및 펀치 쓰루우 현상을 억제하기 위하여 접합 깊이를 감소시킴에 따라서 증가되는 면저항을 감소시키기 위하여 실리사이드를 형성시킬 때 게이트 스페이서에 실리사이드가 형성되는 것을 방지시켜서 반도체 장치의 성능 및 신뢰도를 향상시킬 수 있는 실리사이드 형성 방법을 제공한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a method of manufacturing a semiconductor device, Provided is a method of forming a silicide capable of improving the performance and reliability of a semiconductor device by preventing the formation of silicide in the gate spacer when forming the silicide to reduce the sheet resistance.
도면의 간단한 설명Brief Description of Drawings
제1도 내지 제3도는 종래 일실시예에 따른 실리사이드 형성 방법을 순차적으로 도시한 단면도FIGS. 1 to 3 are cross-sectional views sequentially illustrating a method of forming a silicide according to a conventional example
제4도 내지 제6도는 본 발명에 따른 실리사이드 형성 방법을 순차적으로 도시한 단면도FIGS. 4 to 6 are cross-sectional views sequentially illustrating a method for forming a silicide according to the present invention
상기된 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성시키는 단계; 상기 게이트 전극의 측면에 스페이서를 형성시키는 단계; 상기 결과물의 전면에 고융점 금속을 소정 두께로 증착시켜서 메탈층을 형성시키는 단계; 상기 메탈층이 형성된 결과물의 전면에 도핑 가스 분위기하에서 레이저빔을 주사하여 고농도 소오스 영역/드레인 영역 및 실리사이드를 형성하는 단계로 이루어진 것을 특징으로 하는 실리사이드 형성 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a gate electrode and a lightly doped source / drain region on a silicon substrate; Forming a spacer on a side surface of the gate electrode; Depositing a refractory metal to a predetermined thickness on the entire surface of the resultant to form a metal layer; And a step of forming a source / drain region and a silicide of high concentration by scanning a laser beam on the entire surface of the resultant of the formation of the metal layer under an atmosphere of a doping gas.
본 발명의 바람직한 일실시예에 따르면, 상기 고융점 금속은 티타늄 또는 코발트로 이루어져 있는 것을 특징으로 한다.According to a preferred embodiment of the present invention, the refractory metal is made of titanium or cobalt.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 4 내지 도 6은 본 발명의 일실시예에 따른 실리사이드 형성방법을 순차적으로 도시한 단면도이다.FIGS. 4 to 6 are cross-sectional views sequentially illustrating a method of forming a silicide according to an embodiment of the present invention.
즉, 본 발명은 일실시예에 따른 실리사이드 형성 방법은 실리콘 기판(210)상에 게이트 전극(220) 및 저농도 소오스 영역/드레인 영역을 형성시키는 단계와, 상기 게이트 전극(220)의 측면에 스페이서(221)를 형성시키는 단계와, 상기 결과물의 전면에 고융점 금속을 소정 두께로 증착시켜서 메탈층(230)을 형성시키는 단계와, 상기 메탈층(230)이 형성된 결과물의 전면에 도핑 가스 분위기하에서 레이저빔을 주사하여 고농도 소오스 영역/드레인 영역(S/D) 및 실리사이드층(240)을 형성하는 단계로 이루어진다.That is, the method of forming a silicide according to an embodiment of the present invention includes the steps of forming a gate electrode 220 and a lightly doped source / drain region on a silicon substrate 210, Forming a metal layer 230 on the entire surface of the resultant by depositing a refractory metal to a predetermined thickness on the entire surface of the resultant product; And forming a heavily doped source / drain region (S / D) and a silicide layer 240 by scanning the beam.
먼저, 게이트 전극을 구비한 트랜지스터가 형성된 실리콘 기판의 결과물상에 메탈층이 형성된 것을 단면 도시한 도 4를 참조하면, 실리콘 기판(210)의 표면상에 열산화 공정에 의하여 약 100Å 내지 300Å정도의 두께로 유지되는 패드 산화막(도시되어 있지 않음)을 형성시킨다. 또한, 상기 패드 산화막상에 화학 기상 증착 공정 등에 의하여 실리콘 질화물을 약 소정 두께로 증착시켜서 질화물층(도시되어 있지 않음)을 형성시킨다. 이 후에, 사진 식각 공정 등에 의하여 형성되는 소정 선폭 크기의 마스트를 사용하여서 상기 실리콘 기판(210)의 일부를 노출시킨다.Referring to FIG. 4, which is a cross-sectional view illustrating a metal layer formed on a resultant silicon substrate having a transistor having a gate electrode, the silicon substrate 210 is thermally oxidized to have a thickness of about 100 to 300 A pad oxide film (not shown) is formed. Silicon nitride is deposited on the pad oxide film to a predetermined thickness by a chemical vapor deposition process or the like to form a nitride layer (not shown). Thereafter, a part of the silicon substrate 210 is exposed using a mast having a predetermined line-width size formed by a photolithography process or the like.
이때, 상기 질화물층 및 패드 산화막의 패턴을 통하여 노출된 상기 실리콘 기판(210)의 일부를 국부 산화 공정(LOCOS) 또는 트렌치를 이용한 소자 분리 영역 형성 공정 등에 의하여 형성되는 소정 선폭 크기의 필드 산화막(도시되어 있지 않음)에 의해 실리콘 기판(210)상에 활성 영역을 한정시킨다.At this time, a part of the silicon substrate 210 exposed through the pattern of the nitride layer and the pad oxide film is partially etched by a field oxide film having a predetermined line-width size (for example, (Not shown) to define the active region on the silicon substrate 210.
또한, 상기 실리콘 기판(210)상의 활성 영역상에 열산화 공정에 의하여 형성되는 산화막으로 이루어진 게이트 절연막(211) 및 폴리실리콘과 같이 불순물이 도핑된 실리콘으로 이루어진 게이트 전극용 도전층을 순차적으로 형성시킨다. 이 후에 사진 식각 공정에 의하여 형성된 마스크를 사용하여서 건식 식각 공정 등에 의하여 상기 게이트 전극용 도전층의 일부 및 상기 게이트 절연막(211)의 일부를 제거한다. 따라서, 상기 식각 공정의 결과 상기 게이트 절면막(211)상에 소정 선폭 크기를 갖는 게이트 전극(220)을 형성한다.A gate insulating layer 211 made of an oxide film formed by a thermal oxidation process and a conductive layer for a gate electrode made of silicon doped with impurities such as polysilicon are sequentially formed on the active region on the silicon substrate 210 . A part of the conductive layer for the gate electrode and a part of the gate insulating film 211 are removed by a dry etching process or the like using a mask formed by a photolithography process. Thus, the gate electrode 220 having a predetermined line width size is formed on the gate insulating film 211 as a result of the etching process.
이 후에, 상기 게이트 전극(220)의 패턴을 이온 주입 마스크로 사용하는 이온 주입 공정에 의해서 상기 패턴을 통하여 노출되는 상기 실리콘 기판(210)에 phosohorus 또는 BF2를 이온 주입시킴으로서 저농도(LDD) 소오스 영역/드레인 영역을 형성시킨다. 상기된 바와 같이 저농도 소오스 영역/드레인 영역이 형성된 결과물의 전면에 실리콘 질화물 또는 실리콘 산화물을 화학 기상 증착(CVD) 공정 등에 의하여 소정 두께로 증착시켜서 절연층(도시되어 있지 않음)을 형성시킨 후 반응성 이온 식각(RIE) 공정 등과 같이 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 상기 절연층의 일부를 제거하며 상기 게이트 전극(220)의 측면에 소정의 선폭 크기로 잔존하는 스페이서(221)를 형성시킨다.Thereafter, by implanting phosohorus or BF2 into the silicon substrate 210 exposed through the pattern by an ion implantation process using the pattern of the gate electrode 220 as an ion implantation mask, a low concentration (LDD) source region / Drain regions. As described above, an insulating layer (not shown) is formed by depositing silicon nitride or silicon oxide to a predetermined thickness on the entire surface of the resultant substrate in which the low concentration source / drain regions are formed by a chemical vapor deposition (CVD) process or the like, A portion of the insulating layer is removed by a dry etching process having a favorable anisotropic etching property such as an etch (RIE) process, and spacers 221 remaining at a predetermined line-width size are formed on the side surface of the gate electrode 220.
이 후에, 상기 스페이서(221)가 형성된 결과물의 전면에 스퍼터링 증착 공정 또는 플라즈마 증착 공정 등에 의하여 고융점 금속을 소정 두께로 증착시켜서 메탈층(230)을 형성시킨다. 여기에서, 상기 메탈층(230)을 구성하는 고융점 금속은 티타늄 또는 코발트로 이루어진다.Thereafter, a refractory metal is deposited to a predetermined thickness on the entire surface of the resultant structure on which the spacer 221 is formed by a sputtering process or a plasma deposition process to form the metal layer 230. Here, the refractory metal constituting the metal layer 230 is made of titanium or cobalt.
메탈층(230)이 형성된 결과물상에 레이저빔을 주사시키는것을 단면 도시한 도 5를 참조하면, 메탈층(230)이 형성된 결과물을 도핑시키고자 하는 가스에 의해서 도핑 분위기가 형성된 챔버에 장입시킨다. 이때, 상기 챔버는 약 1 내지 100토르 정도의 압력하에 유지되도록 상기된 바와 같은 반응성 가스들을 유입시킨다. 한편, 반응성 가스들을 챔버내로 유입시키면서 ArF, KrF, 또는 XeCl 가스 등에서 얻어지는 엑시머 레이저빔을 렌즈를 통해 상기 챔버내에 장착된 반도체 기판에 주입시키며 그 결과 상기 메탈층(230)을 구성하는 고융점 금속과 상기 게이트 전극(220) 및 실리콘 기판(210)을 구성하는 실리콘이 주입된 레이저빔의 에너지에 의해 순간적으로 짧은 시간 즉 수백 나노초(nano second) 동안 용융된다. 이 후에 용융된 물질의 재결정 성장이 수행되는 과정에서 용융된 고융점 금속 원자 및 실리콘 원자의 상호 확산에 의하여 실리사이드(240)가 형성되는 실리사이드화 반응이 이루어진다. 한편, 본 발명의 바람직한 실시예에 따르면, 상기 실리사이드화 반응에 의하여 형성되는 실리사이드(240)는 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoS2i)로 이루어진다.Referring to FIG. 5, which is a cross-sectional view illustrating scanning of a laser beam on the resultant of the metal layer 230, the resultant with the metal layer 230 is charged into a chamber in which a doping atmosphere is formed by the gas to be doped. At this time, the chamber introduces the reactive gases as described above to be held under a pressure of about 1 to 100 Torr. Meanwhile, an excimer laser beam obtained from ArF, KrF, or XeCl gas is injected into a semiconductor substrate mounted in the chamber through a lens while introducing reactive gases into the chamber, and as a result, the refractory metal Silicon constituting the gate electrode 220 and the silicon substrate 210 is instantaneously melted for a short time (nano seconds) by the energy of the injected laser beam. Thereafter, a silicidation reaction is performed in which the silicide 240 is formed by mutual diffusion of molten high melting point metal atoms and silicon atoms in the course of performing recrystallization growth of the molten material. Meanwhile, according to a preferred embodiment of the present invention, the silicide 240 formed by the silicidation reaction is made of titanium silicide (TiSi 2 ) or cobalt silicide (CoS 2 i).
한편, 상기 챔버내의 분위기를 주도하는 반응성 가스들은 V족 원조 화합물 또는 Ⅲ족 원소 화합물로 이루어져 있고 바람직하게는 PH3, AsH3, B2H6, BF3, BCl3중 적어도 하나의 원소로 이루어져 있다. 따라서, 상기된 바와 같이 레이저빔의 주사에 의하여 소정 패턴의 실리사이드(240)가 형성됨과 동시에 상기 스페이서(221)의 패턴을 통하여 노출된 실리콘 기판(210)에 반응성 가스가 도핑되고 확산되어서 고농도 소오스 영역/드레인 영역(S/D)를 형성시키고 그 결과 얇은 접합 영역을 형성시킨다.On the other hand, the reactive gases leading to the atmosphere in the chamber are composed of a Group V source compound or a Group III element compound and preferably composed of at least one element of PH 3 , AsH 3 , B 2 H 6 , BF 3 and BCl 3 have. Therefore, the silicon substrate 210, which is exposed through the pattern of the spacers 221, is doped with the reactive gas and diffused to form the silicide 240 having a predetermined pattern by the scanning of the laser beam, / Drain < / RTI > region S / D, resulting in a thin junction region.
이 후에, 레이저빔의 주사후에 실리콘 기판 상부에 잔존하는 메탈층이 제거된 것을 단면 도시한 도 6을 참조하면, 상기된 바와 같은 레이저빔의 주사에 의하여 수행되는 실리사이드화 반응에 참여하지 못하고 잔존하는 상기 메탈층(230)의 일부는 황산(H2SO4) 용액에 의하여 제거된다. 따라서, 상기 실리콘 기판(210)상에는 실리사이드(240)가 상부에 형성된 게이트 전극(220) 및 고농도 소오스 영역/드레인 영역(S/D)상에 잔존하는 실리사이드(240)의 일부가 잔존한다.6, which is a cross-sectional view showing that the metal layer remaining on the silicon substrate after the laser beam scanning is removed, A portion of the metal layer 230 is removed by a sulfuric acid (H 2 SO 4 ) solution. A portion of the silicide 240 remaining on the gate electrode 220 and the high concentration source / drain region S / D is left on the silicon substrate 210.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 사상 및 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined by the appended claims. .
따라서, 본 발명에 따르면, 반도체 소자의 집적도가 증가됨에 따라서 발생되는 숏 채녈 효과 및 펀치 쓰루우 현상을 억제하기 위하여 접합 깊이를 감소시킴에 따라서 증가되는 면저항을 감소시킬 수 있도록 실리사이드를 형성시키기 위하여 고융점 금속으로 이루어진 메탈층에 레이저빔을 주사시킴으로서 쇼트 현상을 방지시켜 반도체 소자의 성능 및 신뢰도를 향상시킨다.Therefore, according to the present invention, in order to suppress a short channel effect and a punch through phenomenon caused by an increase in the degree of integration of a semiconductor device, a method of forming a silicide so as to reduce an increased surface resistance, A laser beam is scanned on a metal layer made of a melting point metal to prevent the short-circuit phenomenon, thereby improving the performance and reliability of the semiconductor device.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960031106A KR980011910A (en) | 1996-07-29 | 1996-07-29 | Method of forming silicide |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960031106A KR980011910A (en) | 1996-07-29 | 1996-07-29 | Method of forming silicide |
Publications (1)
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Family
ID=66250048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960031106A KR980011910A (en) | 1996-07-29 | 1996-07-29 | Method of forming silicide |
Country Status (1)
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KR (1) | KR980011910A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100690996B1 (en) * | 2000-12-28 | 2007-03-08 | 주식회사 하이닉스반도체 | Method for manufacturing gate in semiconductor device |
KR20230016746A (en) * | 2021-07-26 | 2023-02-03 | 주식회사 지엔테크 | Formation method of silicide layer using the Excimer laser for the semiconductor devices |
-
1996
- 1996-07-29 KR KR1019960031106A patent/KR980011910A/en not_active Application Discontinuation
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KR20230016746A (en) * | 2021-07-26 | 2023-02-03 | 주식회사 지엔테크 | Formation method of silicide layer using the Excimer laser for the semiconductor devices |
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WITN | Withdrawal due to no request for examination |