KR980011491A - 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 라커블 셀을 제어하는 라커블 블럭 선택부를 갖는 불휘발성 반도체 메모리 장치에 관한 것으로서, 라커블 셀 부의 커패시터 Cla 및 라커블 패스 게이트 부의 커패시터 Clp에 의해 부스팅되는 Vboost2 전압을 라커블 블럭 선택부를 이용하여 강제로 라커블 페이지 선택 제어 신호 LPGATE로 인가할 수 있다. 따라서, P-WELL 영역에 챠지된 소거 전압(Vera)과 Vboost2 전압의 차에 의해 발생한 소거 스트레스(erase stress)를 방지할 수 있다.

Description

불휘발성 반도체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

잘 알려져 있는 바와 같이, 불휘발성 반도체 메모리 장치의 가장 큰 장점은 전원 전압의 공급이 차단되더라도 기입된 데이타(writed data)의 손실이 발생되지 않는다는 것이다. 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 반도체 메모리 장치 즉, EEPROM에서, 프로그램된 특정 셀들의 데이터는, 그에 대한 소거 동작이 수행되지 않는 한, 지속적으로 보존되어야 한다.

EEPROM의 프로그래밍 모드(programming mode) 동안, 사용자가 특정 메모리 셀에 기입된(또는 프로그램된) 데이터가 소거되지 않도록 그것을 보호하고자 희망하는 경우가 적지않게 발생한다. 예를 들면, 소거 동작의 수행이 없음에도 불구하고, 전원 전압 레벨의 급격한 변화 혹은 외부의 노이즈 등으로 인해, 상기 메모리 장치가 오동작하게 됨으로써 프로그램된 데이터가 파괴되는 즉, 소거되는 일이 종종 발생한다. 따라서, 메모리 장치의 오동작으로 인해 데이터가 파괴되지 않도록 미연에 방지하는 것이 필요하다. 이를 위해, 최근의 EEPROM은 선택된 메모리 셀의 데이터가 파괴되는 것을 방지하기 위한 소거 락(erase lock) 기능을 가지고 있다.

도 1에는 종래 기술에 따른 라커블 셀들을 가지는 불휘발성 반도체 메모리 내에서 하나의 메모리 구성을 보여주는 블럭도가 개략적으로 도시되어 있다.

도 1를 참조하면, 종래 불휘발성 반도체 메모리는 제1선택 트랜지스터(S1n)와 제2선택 트랜지스터(G1n) 사이에 채널이 직렬로 연결된 복수개의 셀 트랜지스터(M1n - M8n)로 이루어진 복수개의 스트링을 가지는 메모리 셀 어레이 부(10), 상기 제1선택 트랜지스터(S1n)의 선택 라인(SSL)에 연결된 제1라커블 선택 트랜지스터(SL1n)와 상기 제2선택 트랜지스터(G1n)의 선택 라인(GSL)에 연결된 제2라커블 선택 트랜지스터(GL1n) 사이에 채널이 직렬로 연결된 복수개의 라커블 셀 트랜지스터(ML1n - ML8n)로 이루어진 스트링을 가지는 라커블 셀 부(11), 소정 제어 신호에 응답하여 페이지 선택 신호(S1 - S8)를 상기 메모리 셀 어레이 부(10)의 페이지 단위의 각 워드 라인(WL1 - WL8)으로 전달하는 패스 게이트 부(12), 상기 패스 게이트 부(12)로 상기 소정 제어 신호인 페이지 선택 제어 신호(PGATE)를 출력하는 블럭 선택부(13), 그리고 상기 페이지 선택 제어 신호(PGATE)에 응답하여 라커블 페이지 선택 신호(LS1 - LS8)를 상기 라커블 셀 부(10)의 각 워드 라인(LWL1 - LWL8)으로 전달하는 라커블 셀 패스 게이트 부(14)로 구성되어 있다.

도 2에는 도 1의 a-a′방향으로 절단한 단면도가 도시되어 있다. 도 2를 참조하면, P형 반도체 기판(16)에 N-WELL 영역(17)을 사이에 두고 메모리 셀 어레이 부(10)와 라커블 셀 부(11)가 형성된 P-WELL 영역(18)이 형성되어 있다. 상기 P-WELL 영역(18) 상부의 반도체 기판(16)에 페이지 단위에 해당하는 메모리 셀 어레이부(10)의 셀 트랜지스터들(M11, M12, …M1n)이 채널을 사이에 두고 형성되어 있다. 그리고, 상기 N-WELL 영역(17)의 양측 반도체 기판(16)에 패스 게이트 부(12)의 셀 트랜지스터(MP1)와 라커블 셀 패스 게이트 부(14)의 셀 트랜지즈터(MLP1)가 형성되어 있고, 상기 각 트랜지스터(MP1, MLP1)의 일단자에 워드 라인(WL1, LWL1)이 각각 콘택되어 있다. 그리고, 상기 P-WELL 영역(18)과 N-WELL 영역(17)에는 소거 전압(Vera)이 인가된다. 도 3를 참조하면, 도 2에 도시된 페이지 단위의 워드 라인을 기준으로 본 용량 커플링의 등가 회로도는 메모리 셀 어레이 부(10)와 패스 게이트 부(12)를 포함한 워드 라인(WL1)에 대한 커패시터는 Cp와 Ca로 도시되어 있다. 라커블 셀 부(11)와 라커블 셀 패스 게이트 부(14)를 포함한 워드 라인(LWL1)에 대한 용량 커플링은 Cla와 Clp로 도시되어 있다.

도 4에는 종래의 불휘발성 반도체 메모리 장치의 동작 타이밍도가 도시되어 있다. 도 1 내지 도 4에 의거하여 불휘발성 반도체 메모리 장치에 있어서 언라크(unlock) 동작을 설명한다. 도 4에 도시된 바와 같이, 언락크 동작에 대한 프래그 신호(flag signal)인 SUNLOCK 신호가 하이 레벨(high level)로 천이되면 상기 메모리 장치는 언락크 동작을 수행한다. 하이 레벨로 천이된 상기 SUNLOCK 신호에 동기되어 메모리 셀 어레이 부(10)의 페이지를 지정하기 위한 페이지 선택 신호들(S1 - S8)은 모두 하이 레벨로 천이된다. 라커블 셀 부(11)의 페이지를 선택하기 위한 페이지 선택 신호(LS1 - LS8) 중 선택된 셀의 페이지 선택 신호는 로우 레벨로 유지되고, 비선택된 라커블 셀의 페이지 선택 신호들은 모두 하이 레벨로 천이된다. 동시에, 제1선택 신호 라인(SSL)과 제2선택 신호 라인(GSL)도 하이 레벨로 천이된다. 그리고, 블럭 선택부(13)로부터 출력되는 선택 블럭의 패스 게이트 제어 신호(PGATE)는 하이 레벨이 인가되어 패스 게이트 부(12)의 복수개의 NMOS 트랜지스터(SP1, MP1 - MP8, GP1)의 채널이 도통된다. 메모리 셀 어레이 부(10)의 복수개의 워드 라인(WL1 - WL8)에는 상기 패스 게이트 부(12)를 통해 Vcc - Vth의 전압이 인가된다. 라커블 셀 부(11)의 복수개의 셀 트랜지스터(ML1n - ML8n) 중 선택된 셀 트랜지스터의 각 워드 라인은 0V, 비선택된 셀 트랜지스터의 각 워드라인은 Vcc - Vth 전압로 챠지된다. 도면에는 도시되지 않았지만, 도 6에 도시된 N-WELL 영역(17) 및 P-WELL 영역(18)에는 약 20V 이상의 소거 전압(Vera)이 인가되어, 상기 N-WELL 영역(17) 및 P-WELL 영역(18)에는 상기 소거 전압(Vera)이 챠지된다.

메모리 셀 어레이 부(10)의 복수개의 워드 라인(WL1 - WL8)과, 라커블 셀 부(11)의 비선택된 셀에 해당하는 복수개의 워드 라인(LWL1 - LWL8)은 P-WELL 영역(18)이 상기 소거 전압(Vera)으로 챠지됨에 따라서 부스팅(boosting) 된다. 동시에, 패스 게이트 부(12)의 복수개의 셀 트랜지스터(SP1, MP1 - MP8, GP1)와, 상기 라커블 셀 패스 게이트 부(14)의 복수개의 셀 트랜지스터(MLP1 - MLP8) 중 비선택된 복수개의 셀 트랜지스터들(MLP1 - MLP8)은 모두 셧-오프(shut-off) 된다. 따라서, 도 7에 도시된 커패시터의 등가 회로도의 커플링비에 의해 메모리 셀 어레이 부(10) 및 패스 게이트 부(12)에 포함된 복수개의 워드 라인(WL1 - WL8)은 Vboost1 = [Ca/(Ca + Cp) * (Vera + Vcc - Vth) 전압이 유도된다. 동시에 라커블 셀 부(11) 및 라커블 셀 패스 게이트 부(14)의 비선택된 셀에 해당하는 복수개의 워드 라인(LW1 - LW8)은 Vboost2 = [Ca(cA + Cp) * (Vera + Vcc - Vth)의 전압이 유도된다. 또한, 상기 라커블 셀 부(11)의 선택된 셀은, 통상적으로 불휘발성 반도체 메모리 장치에서의 벌크 소거(Bulk erase) 조건을 만족하게 되어 선택된 셀 트랜지스터에 저장된 데이터는 소거된다. 메모리 셀 어레이 부(10)의 셀 트랜지스터들(M1n - M8n)과 라커블 셀 부(11)의 비선택된 셀 트랜지스터들의 워드 라인에는 각각 Vboost1 전압과 Vboost2 전압이 유도된다. 상기 Vboost1 전압과 Vboost2 전압이 상기 P-WELL 영역에 챠지된 소거 전압(Vera)과의 전압차가, 비선택 셀 트랜지스터들에 대한 소거 조건이 만족되지 않을 만큼 충분히 적을 경우, 상기의 메모리 셀 어레이 부(10)의 셀 트랜지스터들(M1n - M8n)과 라커블 셀 부(11)의 비선택된 셀 트랜지스터들은 소거 되지 않고 언락크 동작 이전의 데이터를 유지하게 된다.

그러나, 상술한 바와 같은 불휘발성 반도체 메모리 장치에 의하면, 메모리 셀 어레이 부(10)의 복수개의 워드 라인(WL1 - WL8)에 챠지되는 Vboost1 전압은 커패시터 Ca가 커패시터 Cp에 비해 상대적으로 크기 때문에 높은 전압이 유도된다. 반면, 라커블 셀 부(11)의 경우 커패시터 Cla는 커패시터 Clp에 비해 작다. 따라서, Vboost2전압은 Vboost1 전압에 비해 낮은 전압이 유도되어 라커블 셀 부(11)의 셀 트랜지스터들(ML1n - ML8n) 중 비선택 셀 트랜지스터에 저장된 데이터가 소거되는 소거 스트레스(erase stress)가 발생하는 문제점이 생긴다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 복수개의 워드 라인에 각각 소정 전압을 인가하기 위한 패스 게이트 부와 라커블 셀 패스 게이트 부에 소정 전압을 인가하기 위해 서로 다른 선택 회로를 구비한 불휘발성 반도체 메모리 장치를 제공하는데 있다.

제1도는 종래의 불휘발성 반도체 메모리 내에서 하나의 메모리 블럭을 보여주는 블럭도.

제2도는 도 1의 a-a′ 방향으로 절단한 단면을 보여주는 단면도.

제3도는 도 2의 워드 라인을 기준으로 본 커패시터의 등가 회로를 보여주는 등가 회로도.

제4도는 종래의 불휘발성 반도체 메모리 장치의 동작 타이밍도.

제5도는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리의 셀 어레이와 라커블 셀 어레이 및 그 주변 회로들의 구성들을 보여주는 블럭도.

제6도는 도 5의 a-a′방향으로 절단한 단면을 보여주는 단면도.

제7도는 도 6의 워드 라인을 기준으로 본 커패시터의 등가 회로를 보여주는 등가회로도.

제8도는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 메모리 셀 어레이 부 11 : 라커블 셀 부

12 : 패스 게이트 부 13 : 블럭 선택부

14 : 라커블 셀 패스 게이트 부 16 : 라커블 블럭 선택부

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 공통 소오스 라인, 제1 및 제2선택 라인들, 복수개의 워드 라인들, 복수개의 비트 라인들 및, 각각이 대응되는 워드 라인과 상기 공통 소오스 라인 사이에 연결되는 복수개의 메모리 셀 스트링들을 가지는 메모리 셀 어레이부와; 상기 각 메모리 셀 스트링은, 소오스 그리고 대응되는 워드 라인에 연결되는 드레인 및 상기 제1선택 라인에 연결되는 게이트를 가지는 제1선택 트랜지스터와, 드레인 그리고 상기 공통 소오스 라인에 연결되는 소오스 및 상기 제2선택 라인에 연결되는 게이트를 가지는 제2선택 트랜지스터 및, 각각이 콘트롤 게이트와 플로팅 게이트를 가지고 각각의 콘트롤 게이트는 대응되는 워드 라인에 연결되며 각각의 채널이 상기 제1선택 트랜지스터의 상기 소오스와 상기 제2선택 트랜지스터의 상기 드레인 사이에 직렬로 연결되는 복수개의 셀 트랜지스터들을 구비하고, 복수개의 셀 트랜지스터들을 구비하고, 복수개의 라커블 워드 라인들과, 라커블 비트 라인과, 소오스와 상기 라커블 비트 라인에 연결되는 드레인 및 상기 제1선택 라인에 연결되는 게이트를 가지는 제1라커블 선택 트랜지스터와, 드레인과 상기 공통 소오스 라인에 연결되는 게이트를 가지는 제2라커블 선택 트랜지서터 및, 각각이 콘트롤 게이트와 플로팅 게이트를 가지고 각각이 콘트롤 게이트는 대응되는 라커블 워드 라인에 연결되며 각각의 채널이 상기 제1라커블 선택 트랜지스터의 상기 소오스와 상기 제2라커블 선택 트랜지스터의 상기 드레인 사이에 직렬로 연결되는 복수개의 라커블 셀 트랜지스터들을 가지는 라커블 셀 부와; 스트링 선택 신호 라인과, 접지 선택 신호 라인과, 복수개의 페이지 선택 신호 라인들과, 상기 제1선택 라인과 상기 스트링 선택 신호 라인 사이에 소오스-드레인 채널이 연결되는 제2패스 게이트 선택 트랜지스터와, 상기 페이지 선택 신호 라인들과 상기 복수개의 워드 라인 사이에 채널이 연결된 복수개의 셀 트랜지스터를 구비하되, 상기 제1, 제2패스 게이트 선택 트랜지스터 및 복수개의 셀 트랜지스터들의 각 게이트에 소정의 제1제어 신호가 인가되는 패스 게이트 부와; 상기 패스 게이트 부의 복수개의 셀 트랜지스터들 및 제1, 제2패스 게이트 선택 트랜지스터들의 각 게이트로 인가되는 상기 소정의 제1제어 신호인 패스 게이트 제어 신호를 출력하는 블럭 선택부와; 복수개의 라커블 페이지 선택 신호 라인과, 상기 복수개의 라커블 워드 라인들과 상기 복수개의 라커블 페이지 선택 신호 라인 사이에 소오스-드레인 채널이 연결되며 각 게이트에 소정의 제2제어 신호가 인가되는 복수개의 셀 트랜지스터들의 각 게이트로 인가되는 상기 소정의 제2제어 신호인 라커블 패스 게이트 제어 신호를 출력하는 라커블 블럭 선택부를 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 라커블 셀 부의 복수개의 셀 트랜지스터들 중 비선택된 셀 트랜지스터의 게이트에는 Vumlock 전압이 선택된 셀 트랜지스터의 게이트에는 0V가 인가된다.

이 장치의 바람직한 실시예에 있어서, 상기 Vunlock 전압은 약 10V로 인가된다.

이와같은 장치에 의해서, 패스 게이트 부의 라커블 셀 패스 게이트 부의 게이트에 인가되는 전압을 서로 다른 회로를 구비하여 실현함으로써 각 워드 라인의 전압차에 의해 발생하는 소거 스트레스를 방지할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 5 내지 도 8에 의거하여 상세히 설명한다. 도 5를 참조하면, 본 발명의 신규한 불휘발성 반도체 메모리 장치는, 메모리 셀 어레이 부(10)의 복수개의 워드 라인(LWL1 - LWL8)에 차지되는 전압을 한의 블럭 선택부를 사용하여 인가하지 않는다. 페이지 선택 신호(S1 - S8)를 각 해당 워드 라인(WL1 - WL8)으로 전달하는 패스 게이트 부(12)는 블럭 선택부(13)로부터 출력된 페이지 선택 제어 신호(PGATE)를 이용하여 구동된다. 그리고, 라커블 페이지 선택 신호(LS1 - LS8)를 각 해당 라커블 워드 라인(LWL1 - LWL8)으로 전달하는 라커블 셀 패스 게이트 부(14)는 라커블 블럭 선택부(15)로부터 출력된 라커블 페이지 선택 제어 신호(LPGATE)를 이용하여 상기 블럭 선택부와 다른 전압으로 각 해당 워드 라인(LWL1 - LWL8)을 챠지시킨다. 이러한 장치에 의하면, 라커블 셀 부(11)의 커패시터 Cla 및 라커블 패스 게이트 부(14)의 커패시터 Clp에 의해 부스팅되는 전압(Vboost2)을 라커블 블럭 선택부(15)를 이용하여 강제로 라커블 페이지 선택 제어 신호(LPGATE)로 인가할 수 있다. 따라서, P-WELL 영역(18)에 챠지된 소거 전압(Vera)과 Vboost2 전압의 차에 의해 발생한 소거 스트레스를 방지할 수 있다.

도 5 내지 도 8에 있어서, 도 1 내지 도 4에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.

도 5에는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리의 셀 어레이와 라커블 셀 어레이 및 그 주변 회로들의 구성들을 보여주는 블럭도가 도시되어 있다.

도 5를 참조하면, 하나의 스트링은 비트 라인들(BL1 - BLn) 중 대응되는 하나에 드레인이 연결되는 제1선택 트랜지스터(S1n)와, 동작 모드에 따라서 인가되는 전압의 크기가 가변되는 공통 소오스 라인(CSL)에 소오스가 연결되는 제2선택 트랜지스터(G1n)와, 상기 제1선택 트랜지스터(S1n)의 소오스와 상기 제2선택 트랜지스터(G1n)의 드레인 사이에 채널들이 직렬로 연결되고 각각이 콘트롤 게이트(control gate)와 플로팅 게이트(floating gate)를 가지는 복수개의 셀 트랜지스터들(M1n - M8n)로 구성된다. 복수개의 비트 라인들(BL1 - BLn)에 각각 병렬로 배치되는 복수개의 스트링들이 메모리 셀 어레이 부(10)를 구성한다. 상기 메모리 셀 어레이 부(10)의 일측에 그것과 병열로 하나의 스트링 즉, 라커블 선택 트랜지스터들(SL1n, GL1n) 및 라커블 셀 트랜지스터(MLP1 - MLP8)로 이루어지는 라커블 셀 부(11)가 배치되어 있다. 상기 라커블 선택 트랜지스터들(SL1n, GL1n)의 게이트들은 상기 메모리 셀 어레이 부(10)의 선택 트랜지스터들(S1n, G1n)의 게이트들과 함께 선택 라인들(CSL, GSL)에 각각 연결된다. 위와 같은 구성을 가지는 셀 어레이 부(10) 및 라커블 셀 부(11)는 하나의 메모리 블럭을 구성하며, EEPROM 장치는 통상적으로 복수개의 메모리 블럭들을 포함한다.

각 메모리 블럭은, 해당 블럭의 블럭 선택부(13)의 출력 신호인 패스 게이트 신호(PGATE)에 응답하여, 메모리 셀 어레이 부(10)의 페이지를 선택하기 위한 신호들 즉, 페이지 선택 신호들(S1 - S3)이 해당 블럭의 셀 트랜지스터들(M1n - M8n)에 각각 연결되도록 하는 패스 게이트(pass gate) 부(12)를 가진다. 상기 패스 게이트 부(12)는 10 개의 증가형 NMOS 트랜지스터들(enhancement mode n_channel metal oxide semiconductor transisters)(SP1, MP1 - MP8, GP1)로 구성된다. 상기 트랜지스터들(SP1, MP1 - MP8, GP1)의 게이트들로는 상기 패스 게이트 제어 신호(PGATE)가 인가된다. 상기 트랜지스터들(SP1, MP1 - MP8, GP1) 중 2개의 트랜지스터들(SP1, GP1)은 상기 패스 게이트 제어 신호(PGATE)에 의해 턴-온(turn on)/턴-오프(turn off)된다. 그리고, 상기 동작에 의해 선택적으로 스트링 선택 신호 및 공통 소오스 선택 신호를 선택 라인들(SSL, GSL)로 각각 전달한다. 그들 중 나머지 트랜지스터들(MP1 - MP8)은 상기 패스 게이트 제어 신호(PGATE)에 의해 턴-온/턴-오프되어 상기 페이지 선택 신호들(S1 - S8)을 선택적으로 상기 메모리 셀 어레이 부(10)의 워드 라인들(WL1 - WL8)로 각각 전달한다. 이와 같이, 상기 트랜지스터들(SP1, MP1 - MP8, GP1) 즉, 패스 게이트 부(12)는 스위치로서 역할한다.

또한, 각 메모리 블럭은, 해당 블럭의 라커블 블럭 선택부(15)의 출력 신호인 라커블 패스 게이트 제어 신호(LPGATE)에 응답하여, 라커블 셀 부(11)의 페이지를 선택하기 위한 신호들 즉, 라커블 페이지 선택 신호들(LS1 - LS8)이 해당 블럭의 셀 트랜지스터들(ML1n - ML8n)에 각각 연결되도록 하는 라커블 셀 패스 게이트(pass gate) 부(14)를 가진다. 상기 라커블 셀 패스 게이트 부(14)는, 라커블 패스 게이트 제어 신호(LPGATE)에 응답하여, 라커블 셀들(ML1n - ML8n)을 선택하기 위한 신호들 즉, 라커블 셀 선택 신호들(LS1 - LS8)이 해당 블럭의 라커블 셀 트랜지스터들(ML1n - ML8n)에 각각 연결되도록 한다. 도 5에 도시된 바와 같이, 상기 라커블 셀 패스 게이트 부(14)는 8개의 증가형 NMOS 트랜지스터들(MLP1 - MLP8)로 구성된다. 상기 트랜지스터들(MLP1 - MLP8)의 각 일단자에 상기 라커블 셀 트랜지스터들(MLC1 - MLC8)의 콘트롤 게이트 즉, 라커블 셀 부(11)의 라커블 워드 라인들(LWL1 - LWL8)이 각각 연결된다. 이와 같이, 해당 블럭에서, 상기 라커블 셀 부(11)의 워들 라인들(LWL1 - LWS8)이 메모리 셀 어레이 부(10)의 워드 라인들(WL1 - WL8)과 분리되어 존재하며, 상기 라커블 워드 라인들(LWL1 - LWL8)로는 라커블 셀 선택 신호들(LS1 - LS8)이 전달된다.

그리고, 라커블 셀 패스 게이트 부(14)는 상기 복수개의 라커블 셀 선택 신호(LS1 - LS8)와 상기 복수개의 라커블 워드라인(LWL1-LWL8)과 상기 라커블 셀 라인들(LS1-LS8) 사이에 소오스-드레인 채널이 연결되며 소정의 제2제어 신호에 각각의 게이트가 연결된 복수의 셀 트랜지스터로 구성된다. 또한, 라커블 블럭 선택부(15)는 상기 라커블 셀 패스 게이트 부(14)의 복수개의 셀 트랜지스터(MLP1 - MLP8)의 각 게이트로 인가되는 상기 제2제어신호인 라커블 패스 게이트 제어 신호(LPGATE)를 출력한다. 그리고, 상기 라커블 블럭 선택부(15)에 의해 언락크 동작시 Vunlock + 2Vcc 전압인 라커블 패스 게이트 제어 신호(LPGATE)가 상기 패스 게이트 부(12)와 별도로 상기 라커블 셀 패스 게이트부(14)의 각 셀 트랜지스터(MLP1 - MLP8)에 연결된 복수개의 라커블 워드 라인(WL1 - WL8)에 인가된다. 도 6 내지 도 7에 관한 설명은 도 2 및 도 3와 동일한 구성과 동일한 기능을 갖기 때문에 여기서는 설명을 생략하기로 한다.

도 8에 도시된 동작 타이밍도 를 의거하여 도 5에 도시된 본 발명의 불휘발성 반도체 메모리 장치의 동작을 설명한다. 도 8을 참조하면, 언락크 동작에 대한 프래그 신호인 SUNLOCK이 하이 레벨로 천이하면 언락크 동작이 수행된다. 상기 프래그 신호인 SUNLOCK 신호에 동기되어 메모리 셀 어레이 부(10)의 페이지 단위를 선택하기 위한 페이지 선택 신호들(S1 - S8)는 모두 하이 레벨로 천이된다. 그리고, 라커블 셀 부(11)의 페이지를 선택하기 위한 페이지 선택 신호(LS1 - LS8) 중 선택된 신호는 로우 레벨로 유지한다. 상기 라커블 셀 부(11)의 비선택된 셀에 대한 페이지 선택 신호들은 모두 약 10V의 Vunlock 전압으로 천이된다. 동시에 제1선택 신호 라인(SSL)과 제2선택 신호 라인(GSL)은 하이 레벨로 천이한다. 그리고, 블럭 선택부(13)로부터 출력되는 선택 블럭을 위한 패스 게이트 선택 제어 신호(PGATE)는 하이 레벨이 되어 메모리 셀 어레이 부(10)의 복수개의 워드 라인(WL1 - WL8)에는 모두 Vcc - Vth 전압이 인가되고, 라커블 블럭 선택부(15)로부터 출력되는 라커블 패스 게이트 제어 신호(LPGATE)는 Vunlock + 2Vcc 전압으로 천이된다. 그리고, 라커블 셀 부(11)의 셀 트랜지스터(ML1n - ML8n) 중 선택된 셀 트랜지스터의 워드 라인(LWL1 - LWL8)은 0V로, 그리고 비선택된 셀 트랜지스터의 워드 라인(LW1 - LW8)은 상기 라커블 셀 패스 게이트 부(14)을 통해 Vunlock 전압이 인가된다. 도면에는 도시되어 있지 않지만 도 2에 도시된 N-WELL 영역(17)과 P-WELL 영역(18)에는 약 20V 이상의 소거 전압(Vera)이 인가되어, 상기 N-WELL 영역(17) 및 P-WELL 영역(18)은 상기 소거 전압(Vera)으로 챠지된다.

메모리 셀 어레이 부(10)의 복수개의 워드 라인(WL1 - WL8)은 P-WELL 영역(18)이 소거 전압(Vera)으로 상승함에 따라서 부스팅되고, 동시에 상기 패스 게이트 부(12)의 복수개의 셀 트랜지스터(S1n, MP1 - MP8, G1n)은 모두 셧-오프된다. 도 7에 도시된 커패시터의 등가 회로도의 커플링 비에 의해 복수개의 워드 라인(WL1 - WL8)은 Vboost1 = [Ca/(Ca + Cp) * (Vera + Vcc - Vth) 전압이 유도된다. 동시에 라커블 셀 부(11)의 복수개의 셀 트랜지스터(ML1n - ML8n) 중 비선택된 셀 트랜지스터에 해당하는 복수개의 워드 라인(LW1 - LW8)은 Vunlock 전압이 인가된다. 또한, 상기 라커블 셀 부(11)의 선택된 셀 트랜지스터(ML1n - ML8n)에 해당되는 복수개의 워드 라인(LW1 - LW8)에는 0V가 유지된다. 상기의 동작으로, 라커블 셀 부(11)의 선택된 셀은, 통상적으로 불휘발성 반도체 메모리 장치에서의 벌크 소거(Bulk erase) 조건을 만족하게 되어 선택된 셀 트랜지스터는 소거되고, 메모리 셀 어레이 부(10)의 셀 트랜지스터들(M1n - M8n)과 라커블 셀 부(11)의 비선택된 셀 트랜지스터들의 워드 라인상에는 Vboost1 전압과 Vunlock 전압이 각각 유도된다. 상기의 Vboost1 전압과 Vunlock 전압이 상기 P-WELL 영역(18)에 챠지된 소거 전압(Vera)과의 차가 소거 조건이 만족되지 않을만큼 적게 형성된다. 따라서, 상기 메모리 셀 어레이 부(10)의 셀 트랜지스터들(M1n - M8n)과 라커블 셀 부(11)의 비선택된 셀 트랜지스터들은 소거되지 않고, 언락크 동작 이전의 데이터를 유지하게 된다.

상기한 바와 같이, 라커블 셀 부의 커패시터 Cla 및 라커블 패스 게이트 부의 커패시터 Clp에 의해 부스팅되는 Vboost2 전압을 라커블 블럭 선택부를 이용하여 강제로 라커블 페이지 선택 제어 신호로 인가할 수 있다. 따라서, P-WELL 영역에 챠지된 소거 전압과 Vboost2 전압의 차에 의해 발생한 소거 스트레스를 방지할 수 있다.

Claims (3)

1. 공통 소오스 라인(CSL), 제1 및 제2선택 라인들(SSL, GSL), 복수개의 워드 라인들(WL1 - WL8), 복수개의 비트 라인들(BL1 - BLn) 및, 각각이 대응되는 워드 라인과 상기 공통 소오스 라인(CSL) 사이에 연결되는 복수개의 메모리 셀 스트링들을 가지는 메모리 셀 어레이부(10)와; 상기 각 메모리 셀 스트링은, 소오스 그리고 대응되는 워드 라인에 연결되는 드레인 및 상기 제1선택 라인(SSL)에 연결되는 게이트를 가지는 제1선택 트랜지스터(S1n)와, 드레인 그리고 상기 공통 소오스 라인(CSL)에 연결되는 소오스 및 상기 제2선택 라인(GSL)에 연결되는 게이트를 가지는 제2선택 트랜지스터(G1n) 및, 각각이 콘트롤 게이트와 플로팅 게이트를 가지고 각각의 콘트롤 게이트는 대응되는 워드 라인에 연결되며 각각의 채널이 상기 제1선택 트랜지스터(S1n)의 상기 소오스와 상기 제2선택 트랜지스터(G1n)의 상기 드레인 사이에 직렬로 연결되는 복수개의 셀 트랜지스터들(M1n - M8n)을 구비하고, 복수개의 라커블 워드 라인들(LWL1 - LWL8)과, 라커블 비트 라인(LBLn)과, 소오스와 상기 라커블 비트 라인(LBLn)에 연결되는 드레인 및 상기 제1선택 라인(SSL)에 연결되는 게이트를 가지는 제1라커블 선택 트랜지스터(SL1n)와, 드레인과 상기 공통 소오스 라인(CSL)에 연결되는 게이트를 가지는 제2라커블 선택 트랜지스터(GL1n) 및 각각이 콘트롤 게이트와 플로팅 게이트를 가지고 각각의 콘트롤 게이트는 대응되는 라커블 워드 라인에 연결되며 각각의 채널이 상기 제1라커블 선택 트랜지스터(SL1n)의 상기 소오스와 상기 제2라커블 선택 트랜지스터(GL1n)의 상기 드레인 사이에 직렬로 연결되는 복수개의 라커블 셀 트랜지스터들(ML1N - ML8n)을 가지는 라커블 셀 부(11)와; 스트링 선택 신호 라인(SSSL)과, 저지 선택 신호 라인(SGSL)과, 복수개의 페이지 선택 신호 라인들(S1 - S8)과, 상기 제1선택 라인(SSL)과 상기 스트링 선택 신호 라인(SSSL) 사이에 소오스-드레인 채널이 연결되는 제1패스 게이트 선택 트랜지스터(SP1)와, 상기 제2선택 라인(GSL)과 상기 접지 선택 신호 라인(SGSL) 사이에 소오스-드레인 채널이 연결되는 제2패스 게이트 선택 트랜지스터(GP1)와, 상기 페이지 선택 신호 라인들(S1 - S8)과 상기 복수개의 워드 라인(WL1 - WL8) 사이에 채널이 연결된 복수개의 셀 트랜지스터(MP1 - MP8)를 구비하되, 상기 제1, 제2패스 게이트 선택 트랜지스터(SP1, GP1) 및 복수개의 셀 트랜지스터들(MP1 - MP8)의 각 게이트에 소정의 제1제어 신호가 인가되는 패스 게이트 부(12)와; 상기 패스 게이트 부(12)의 복수개의 셀 트랜지스터들(MP1 - MP8) 및 제1, 제2패스 게이트 선택 트랜지스터들(SP1, GP1)의 각 게이트로 인가되는 상기 소정의 제1제어 신호인 패스 게이트 제어 신호(PGATE)를 출력하는 블럭 선택부(13)와; 복수개의 라커블 페이지 선택 신호 라인(LS1 - LS8)과, 상기 복수개의 라커블 워드 라인들(LWL1 - LWL8)과 상기 복수개의 라커블 페이지 선택 신호 라인(LS1 - LS8) 사이에 소오스-드레인 채널이 연결되며 각 게이트에 소정의 제2제어 신호가 인가되는 복수개의 셀 트랜지스터들(MLP1 - MLP8)을 구비한 라커블 셀 패스 게이트 부(14)와; 상기 라커블 셀 패스 게이트 부(14)의 복수개의 셀 트랜지스터들(MLP1 - MLP8)의 각 게이트로 인가되는 상기 소정의 제2제어 신호인 라커블 패스 게이트 제어 신호(LPGATE)를 출력하는 라커블 블럭 선택부(15)를 포함하는 불휘발성 반도체 메모리 장치.
2. 제1항에 있어서, 상기 라커블 셀 부(11)의 복수의 셀 트랜지스터들(ML1n - ML8n) 중 비선택된 셀 트랜지스터의 게이트에는 Vunlock 전압이 선택된 셀 트랜지스터의 게이트에는 0V가 인가되는 불휘발성 반도체 메모리 장치.
3. 제2항에 있어서, 상기 Vunlock 전압은 약 10V로 인가되는 불휘발성 반도체 메모리 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.