Claims (9)
반도체기판상에 층간절연막을 형성하는 공정과, 상기 반도체 기판에서 전하저장전극 콘택홀로 에정되어 있는 부분 상측의 층간 절연막을 제거하여 반도체 기판을 노출시키는 전하저장전극 콘택홀을 형성하는 공정과, 상기 전하저장전극 콘택홀을 통하여 반도체 기판과 접촉되는 제1 도전층 패턴을 형성하는 공정과, 상기 제1도전층 패턴의 테두리 부분의 층간 절연막을 식각하여 홈을 형성하는 공정과, 상기 제1도전층 패턴상에 다수개의 제2도전층 패턴을 형성하여 제1및 제2도전층, 패턴으로 구성되는 전하저장전극을 형성하는 공정을 구비하는 반도체 소자의 전하저장전극 제조방법.Forming an interlayer insulating film on the semiconductor substrate; forming a charge storage electrode contact hole exposing the semiconductor substrate by removing the interlayer insulating film on the upper portion of the semiconductor substrate defined as the charge storage electrode contact hole; Forming a first conductive layer pattern in contact with the semiconductor substrate through a storage electrode contact hole; forming a groove by etching an interlayer insulating layer at an edge of the first conductive layer pattern; and forming the groove; A method of manufacturing a charge storage electrode of a semiconductor device, the method comprising: forming a plurality of second conductive layer patterns on the substrate to form a charge storage electrode comprising the first and second conductive layers and the pattern.
제1항에 있어서, 상기 층간 절연막이 BPSG로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.The method of claim 1, wherein the interlayer insulating layer is formed of BPSG.
제1항에 있어서, 상기 콘택홀 형성을 위한 식각 공정을 CF4나 CHF3또는 Ar 식각가스를 기본으로 사용하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.The method of claim 1, wherein the etching process for forming the contact hole is based on CF 4 , CHF 3, or an Ar etching gas.
제1항에 있어서, 상기 제1도전층 및 제2도전층을 상기 콘택홀을 메우지 못하는 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.The method of claim 1, wherein the first conductive layer and the second conductive layer are formed to a thickness such that they do not fill the contact hole.
제4항에 있어서, 상기 제1도전층을 500~5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 제조방법.5. The method of claim 4, wherein the first conductive layer is formed to a thickness of 500 to 5000 microns.
제4항에 있어서, 상기 제2도전층을 500~2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장 전극 제조방법.5. The method of claim 4, wherein the second conductive layer is formed to a thickness of 500 to 2000 microns.
제1항에 있어서, 상기 흠을 형성하는 공정을 습식식각방법으로 실시하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.The method of claim 1, wherein the forming of the defect is performed by a wet etching method.
제7항에 있어서, 상기 홈 형성 공정을 1~20:1정도로 순수와 희석된 B.O.E용액을 사용하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.10. The method of claim 7, wherein the groove forming process comprises using a B.O.E solution diluted with pure water at about 1 to 20: 1.
제1항에 있어서, 상기 제1 및 제2도전층을 다결정 실리콘으로 형성하거나, 비정질 실리콘으로 형성한 후 열처리하여 다결정화 하거나, 금속 재질도 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 제조방법.The method of claim 1, wherein the first and second conductive layers are formed of polycrystalline silicon, or are formed of amorphous silicon and then heat-treated to polycrystallize, or to form a metal material. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.