KR970072834A

KR970072834A - 디지탈 통신용 선로 디코더

Info

Publication number: KR970072834A
Application number: KR1019960011894A
Authority: KR
Inventors: 이승섭
Original assignee: 배순훈; 대우전자 주식회사
Priority date: 1996-04-19
Filing date: 1996-04-19
Publication date: 1997-11-07

Abstract

본 발명은 8B10B 방식으로 부호화된 비트 스트림을 10비트의 심볼단위로 입력받아 6비트의 심볼을 5비트의 데이타로 복호화하고 4비트의 심볼을 3비트의 데이타로 복호하여 8비트의 데이타를 출력하는 선로 디코더에 관한 것으로 상기 6비트의 심볼 입력을 각각 반전시키기 위한 제1반전부(20); 상기 6비트 심볼과 상기 반전수단에서 반전된 6비트의 반전심볼을 입력받아 출력하는 제1조합로깆부(22); 상기 4비트의 심볼을 입력받아 각각 반전시키기 위한 제2반전부(20); 상기 4비트 심볼과 상기 반전부에서 반전된 4비트의 반전심볼을 입력받아 소정의 규약에 따라 각각 비트별로 논리연산하여 3비트의 복호된 데이타를 출력하는 제2조합로직부(22); 및 상기 제1, 제2조합로직부로부터 출력되는 데이타를 저장하고 있다가 논리연산이 완료되면 출력하는 래치부(24)가 구비되어 간단한 회로로 구현될 수 있으며, 특히 주문형 집적회로(ASIC)로 구현이 용이한 효과가 있다.

Description

디지탈 통신용 선로 디코더

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 디지탈 통신용 선로 디코더를 적용하는데 적합한 전형적인 디지탈 통신 시스템의 개략적인 수신 블럭도, 제2도는 본 발명에 바람직한 실시예에 따른 디지탈 통신용 선로 디코더 블럭도.

Claims

8B10B 방식으로 부호화된 비트 스트림을 10비트의 심볼단위로 입력받아 6비트의 심볼을 5비트의 데이타로 복화하고 4비트의 심볼을 3비트의 데이타로 복호하여 8비트의 데이타를 출력하는 선로 디코더에 있어서, 상기 6비트의 심볼 입력을 각각 반전시키기 위한 제1반전수단(20); 상기 6비트 심볼과 상기 반전수단에서 반전된 6비트의 반전심볼을 입력받아 소정의 규약에 따라 각각 비트별로 논리연산하여 5비트의 복호된 데이타를 출력하는 제1조합로직부(21); 상기 4비트의 심볼을 입력받아 각각 반전시키기 위한 제2반전부(22); 상기 4비트 심볼과 상기 반전수단에서 반전된 4비트의 반전심볼을 입력받아 소정의 규약에 따라 각각 비트별로 논리연산하여 3비트의 복호된 데이타를 출력하는 제2조합로직부(23); 및 상기 제1, 제2조합로직부로부터 출력되는 데이타를 저장하고 있다가 논리연산이 완료되면 출력하는 래치부(24)가 구비된 디지탈 통신용 선로 디코더.
제1항에 있어서, 상기 선로 디코더는 상기 6비트 심볼과 4비트 심볼을 각각 입력받아 해당 데이타가 없는 무효심볼 패턴으로 판정되면 전송중에 에러가 발생되었음을 알려주기 위한 에러검출신호를 발생하는 에러검출부(25)가 더 구비된 것을 특징으로 하는 디지탈 통신용 선로 디코더.
제1항에 있어서, 상기 제1조합로직부(21)는 6비트 심볼입력(P, Q, R, S, T, U) 및 그 반전입력(/P, /Q, /R, /S, /T, /U)으로부터 5비트 데이타의 최상위 비트(a)를 논리연산하기 위한 제1로직회로와, 6비트 심볼입력(P, Q, R, S, T, U) 및 그 반전입력(/P, /Q, /R, /S, /T, /U)으로부터 5비트 데이타의 최상위 비트(b)를 논리연산하기 위한 제2로직회로와, 6비트 심볼입력(P, Q, R, S, T, U) 및 그 반전입력(/P, /Q, /R, /S, /T, /U)으로부터 5비트 데이타의 중앙 비트(c)를 논리연산하기 위한 제3로직회로와, 6비트 심볼입력(P, Q, R, S, T, U) 및 그 반전입력(/P, /Q, /R, /S, /T, /U)으로부터 5비트 데이타의 최하위 비트(d)를 논리연산하기 위한 제4로직회로와, 6비트 심볼입력(P, Q, R, S, T, U) 및 그 반전입력(/P, /Q, /R, /S, /T, /U)으로부터 5비트 데이타의 최하위 비트(c)를 논리연산하기 위한 제5로직회로로 구성된 것을 특징으로 하는 디지탈 통신용 선로 디코더.
제1항에 있어서, 상기 제2조합로직부(23)는 4비트 심볼입력(V, W, X, Y) 및 그 반전입력(/V, /W, /X, /Y)으로부터 3비트 데이타의 최상위 비트(f)를 논리연산 하기 위한 제6로직회로와, 4비트 심볼입력(V, W, X, Y) 및 그 반전입렵(/V, /W, /X, /Y)으로부터 3비트 데이타의 중앙 비트(g)를 논리연산하기 위한 제7로직회로와, 4비트 심볼입력(V, W, X, Y) 및 그 반전입력(/V, /W, /X, /Y)으로부터 3비트 데이타의 최하위 비트(h)를 논리연산하기 위한 제8로직회로로 구성된 것을 특징으로 하는 디지탈 통신용 선로 디코더.
제3항 혹은 제4항에 있어서, 상기 제1 내지 제8로직회로는 각각 복수개의 앤드 게이트와 하나의 오아게이트로 구현되는 것을 특징으로 하는 디지탈 통신용 선로 디코더.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.