KR970071795A - Semiconductor memory device having a single data line - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

본 발명은 싱글데이타라인을 갖는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device having a single data line.

2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention

본 발명은 리이드 모드시 더미(Dummy) 데이타라인쌍을 통하여 소정 레벨의 데이타 신호 및 상보 데이타 신호를 다른 데이타라인쌍으로 전송하여 입출력 센스앰프(증폭수단)에 공급함으로써 하나의 글로벌 데이타리인(노멀데이타라인)만으로 데이타 전송을 가능하게 하여 종래보다 1/4정도의 데이타라인의 갯수를 줄여 전류소모를 감소시키는 반도체 메모리 장치를 제공한다.In the lead mode, a data signal of a predetermined level and a complementary data signal are supplied to different data line pairs through a pair of dummy data lines and supplied to an input / output sense amplifier (amplifying means) Line), thereby reducing the current consumption by reducing the number of data lines of about 1/4 of that of the conventional semiconductor memory device.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

본 발명은 휘발성 반도체 메모리 장치에 있어서, 억세스 트랜지스터와 스토리지 캐패시터로 이루어진 단위 쎌을 복수로 가지며, 상기 단위 쎌들이 각기 행방향에서 워드라인과, 열방향에서 비트라인쌍에 매트릭스 형태로 배열되고, 상기 비트라인쌍간에는 비트라인 센스앰프가 접속되어진 메모리 쎌 어레이와, 상기 비트라인쌍과 공통데이타라인간에 위치되며, 리이드 모드시에는 상기 비트라인 센스앰프에 의해 디벨로프된 제1, 2데이타중에서 상기 제1데이타만을 단일의 상기 공통데이타라인으로 전송하고, 라이트 모드시에는 상기 공통데이타라인을 통해 인가되는 라이트용 데이타를 제1, 2라이트 데이타로 변환하여 상기 비트라인쌍의 각각에 제공하는 데이타 전송수단을 가지는 것을 특징으로 한다.According to the present invention, there is provided a volatile semiconductor memory device comprising: a plurality of unit cells each comprising an access transistor and a storage capacitor, the unit cells being arranged in a matrix form in pairs of word lines in a row direction and bit line pairs in a column direction, A bit line sense amplifier connected between the bit line pair and a bit line sense amplifier connected between the bit line sense amplifier and the common data line, Data transfer means for transferring the write data applied through the common data line to the first and second write data and providing the first and second write data to each of the bit line pairs in the write mode, .

4. 발명의 중요한 용도4. Important Uses of the Invention

본 발명은 반도체 메모리 장치에 적합하게 사용된다.The present invention is suitably used for a semiconductor memory device.

Description

싱글 데이타라인을 갖는 반도체 메모리 장치Semiconductor memory device having a single data line

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제2도는 본 발명에 따른 데이타경로를 보여주는 일실시예도, 제7도는 본 발명에 따른 다른 실시예도.FIG. 2 shows a data path according to the present invention, FIG. 7 shows another embodiment according to the present invention.

Claims (12)

워드라인에 접속되며 해당 비트라인쌍에 각각 접속된 다수의 메모리 쎌을 갖는 메모리 쎌 어레이와, 상기 비트라인쌍사이에 접속되어 데이타를 센싱 증폭하여 출력하기 위한 제1비트라인 센스앰프들과, 데이타라인과 상보데이타 라인을 각각 가지는 제1데이타라인쌍 및 제3데이타라인쌍과, 상기 비트라인 쌍사이에 접속되어 컬럼선택라인으로부터의 컬럼선택정보에 응답하여 선택된 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭 수단들을 구비하는 반도체 메모리 장치에 있어서, 상기 워드라인에 접속되어 일정한 상기 데이타를 저장하여 입출력하는 더미 메모리 쎌과, 상기 더미 메모리 쎌과 접속되어 소정의 상기 데이타를 전송하기 위한 더미 비트라인쌍과, 상기 더미 비트라인쌍에 양단이 접속되어 상기 데이타를 소정 레벨로 센싱 증폭하기 위한 더미 비트라인 센스앰프와, 상기 더미 비트라인쌍의 양단에 일측이 접속되며 전원전압에 의해 항상 활성화되어 상기 비트라인쌍 상의 노멀 및 상보 데이타를 타측으로 출력하는 제2스위칭 수단과, 상기 제2스위칭 수단의 두개의 출력단에 각각 접속되어 상기 더미 비트라인쌍에 실린 각각의 상기 데이타를 리이드 모드시 리이드 선택신호의 입력에 응답하여 전송하기 위한 더미 데이타라인쌍과, 상기 더미 데이타라인쌍에 접속되어 상기 리이드 모드시에만 상기 더미 데이타라인쌍상의 소정의 레벨 및 상보 레벨의 데이타를 상기 제3데이타라인쌍으로 전송하기 위한 제4데이터라인쌍과, 상기 리이드 모드시 상기 제1데이타라인쌍의 상기 노멀 데이타만을 전송하는 상기 제1데이타라인쌍의 데이타라인의 절반 갯수의 제2데이타라인과, 상기 제1데이타라인쌍들과 상기 제2데이타라인사이에 각각 접속되어, 상기 리이드 선택신호의 입력에 응답하여 상기 제1데이타라인쌍중데이타라인의 데이타를 상기 제2데이타라인으로 전송하며, 라이트 선택신호의 입력에 응답하여 상기 제2데이타라인의 노멀데이타 및 그 반전된 신호를 상기 제1데이타라인쌍의 데이타라인 및 상보데이타라인으로 전송하는 데이타 전송수단을 구비함을 특징으로 하는 반도체 메모리 장치.A memory cell array connected to the word lines and having a plurality of memory cells connected to the bit line pairs, first bit line sense amplifiers connected between the bit line pairs for sensing and amplifying data, A first data line pair and a third data line pair each having a line and a complementary data line and a bit line pair connected between the bit line pair and selected in response to column selection information from a column select line, And a first switching means for switching connection of a line pair, the semiconductor memory device comprising: a dummy memory cell connected to the word line for storing and inputting a predetermined amount of data; a dummy memory cell connected to the dummy memory cell, A pair of dummy bit lines for transmitting data, and both ends connected to the pair of dummy bit lines, A second switching means connected to one end of the dummy bit line pair and always activated by a power supply voltage to output normal and complementary data on the bit line pair to the other side; A pair of dummy data lines connected respectively to two output terminals of the second switching means for transmitting each of the data stored in the pair of dummy bit lines in response to input of a read mode select selection signal, A fourth data line pair connected to the first data line pair for transmitting data of a predetermined level and a complementary level on the dummy data line pair to the third data line pair only in the lead mode, A second half of the number of data lines of the first data line pair transmitting only the pair of normal data, A first data line pair connected to the first data line pair, and a second data line connected between the first data line pair and the second data line, And data transfer means for transferring the normal data and the inverted signal of the second data line to the data line and the complementary data line of the first data line pair in response to the input of the write select signal Memory device. 제1항에 있어서, 상기 더미 비트라인 센스앰프의 엔형 센스앰프가 서로 다른 문턱 전압을 가지는 두개의 엔모오스 트랜지스터가 교차 커플된 래치형태임을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein the sense amplifier of the dummy bit line sense amplifier is a latch type in which two emmos transistors having different threshold voltages are cross-coupled. 제1항에 있어서, 상기 더미 데이타라인쌍이 상기 리이드 선택신호에 응답하여 상기 리이드 모드시에만 상기 제3데이타라인쌍으로 소정 레벨의 데이타를 전송하기 위한 제3스위칭 수단을 더 구비함을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the dummy data line pair further includes third switching means for transferring a predetermined level of data to the third data line pair only in the lead mode in response to the lead selection signal Semiconductor memory device. 제1항에 있어서, 상기 데이타 전송수단이, 라이트 모드시 상기 라이트 선택신호의 입력에 응답하여 상기 제2데이타라인과 상기 제1데이타라인쌍의 데이타라인 및 상보데이타라인을 연결하는 제1연결수단과, 상기 제2 데이타라인과 상기 제1데이타라인쌍의 데이타라인 사이에 접속되어 리이드 모드시 상기 리이드 선택신호의 입력에 스위칭되어 상기 제2데이타라인의 노멀데이타 신호를 상기 제1데이타라인쌍의 상보데이타라인으로 공급하는 제2연결수단으로 구성함을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the data transfer means comprises first connection means for connecting the second data line and the data line and the complementary data line of the first data line pair in response to the input of the write select signal in the write mode, And a second data line connected between the second data line and a data line of the first data line pair and being switched to an input of the lead selection signal in a lead mode to supply a normal data signal of the second data line to the first data line pair And a second connection means for supplying the data to the complementary data line. 제4항에 있어서, 상기 제1연결수단이, 상기 제2데이타라인의 노멀데이타 신호를 반전하는 반전수단과, 상기 반전수단의 출력노드와 상기 제1데이타라인쌍의 상보데이타라인의 사이에 채널이 형성되며 상기 라이트 선택신호에 의해 스위칭되는 전송 게이트와, 상기 제2데이타라인과 상기 제1데이타라인쌍의 노멀데이타라인 사이에 접속되어 상기 제2데이타라인의 노멀데이타 신호를 상기 라이트 선택신호로서 제어되어 스위칭하는 엔 모오스 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치.5. The semiconductor memory device according to claim 4, wherein the first connection means comprises: inverting means for inverting a normal data signal of the second data line; and inverting means for inverting the complementary data line of the first data line pair, And a transfer gate connected between the second data line and the normal data line of the first pair of data lines to transfer a normal data signal of the second data line as the write selection signal Wherein the semiconductor memory device includes an emmos transistor that is controlled and switched. 제1항에 있어서, 상기 제1데이타라인쌍 및 더미 데이타라인쌍들이, 컬럼 어드레스 천이시 상기 제1데이타라인쌍 및 더미 데이타라인쌍 각각의 레벨을 동일한 레벨로 등화하는 등화수단을 각각 더 구비함을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the first data line pair and the dummy data line pairs each have equalizing means for equalizing the level of each of the first data line pair and the dummy data line pair at the same level at the time of column address transition And a semiconductor memory device. 워드라인에 접속되며 해당 비트라인쌍에 각각 접속된 다수의 메모리 쎌을 갖는 메모리 쎌 어레이와, 상기 비트라인쌍사이에 접속되어 데이타를 센싱 증폭하여 출력하기 위한 제1비트라인 센스앰프들과, 노멀데이타라인과 상보데이타 라인을 각각 가지는 제1데이타라인쌍 및 제3데이타라인쌍과, 상기 비트 라인쌍사이에 접속되어 컬럼선택라인으로부터의 컬럼선택정보에 응답하여 선택된 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭 수단들을 구비하는 반도체 메모리 장치에 있어서, 상기 워드라인에 접속되어 일정한 상기 데이타를 저장하여 입출력하는 더미 메모리 쎌과, 상기 더미 메모리 쎌과 접속되어 소정의 상기 데이타를 전송하기 위한 더미 비트라인쌍과, 상기 더미 비트라인쌍에 양단이 접속되어 상기 데이타를 소정 레벨로 센싱 증폭 하기 위한 더미 비트라인 센스앰프와, 상기 더미 비트라인쌍의 양단에 일측이 접속되며 전원전압에 의해 항상 활성화되어 상기 비트라인쌍 상의 노멀 및 상보 데이타를 타측으로 출력하는 제2스위칭 수단과, 상기 제2스위칭 수단의 두개의 출력단에 각각 접속되어 상기 더미 비트라인쌍에 실린 각각의 상기 데이타를 리이드 모드시 리이드 선택신호의 입력에 응답하여 전송하기 위한 더미 데이타라인쌍과, 상기 더미 데이타라인쌍에 접속되어 상기 리이드 모드시에만 상기 더미 데이타라인쌍상의 소정의 레벨 및 상보 레벨의 데이타를 전송하기 위한 제4데이터라인쌍과, 상기 리이드 모드시 상기 제1데이타라인쌍의 상기 노멀 데이타만을 전송하는 상기 제1데이타라인쌍의 데이타라인의 절반 갯수의 제2데이타라인과, 상기 제2데이타라인쌍 및 상기 제4데이타라인쌍의 데이타 입력에 응답하여 상기 데이타를 센싱 증폭하여 상기 제3데이타라인쌍으로 전송하기 위한 증폭수단과, 상기 제1데이타라인쌍들과 상기 제2데이타라린사이에 각각 접속되어, 상기 리이드 선택신호의 입력에 응답하여 상기 제1데이타라인쌍중 노멀데이타 라인의 데이타를 상기 제2데이타라인으로 전송하며, 라이트 선택신호의입력에 응답하여 상기 제2데이타라인의 노멀데이타 및 그 반전된 신호를 상기 제1데이타라인쌍의 노멀데이타라인 및 상보데이타라인으로 전송하는 데이타 전송수단을 구비함을 특징으로 하는 반도체 메모리 장치.A memory cell array connected to the word lines and having a plurality of memory cells connected to the bit line pairs, first bit line sense amplifiers connected between the bit line pairs for sensing and amplifying data, A first data line pair and a third data line pair each having a data line and a complementary data line and a bit line pair connected between the bit line pair and selected in response to column selection information from a column select line, A semiconductor memory device comprising: a dummy memory cell connected to the dummy memory cell and connected to the word line to store and output a predetermined data; A pair of dummy bit lines connected to the pair of dummy bit lines for transmitting the data, A dummy bit line sense amplifier for sensing amplification at a positive level and a second switching circuit connected at one end to both ends of the dummy bit line pair and always activated by a power supply voltage to output normal and complementary data on the bit line pair to the other side, A pair of dummy data lines connected respectively to two output terminals of the second switching means for transmitting each of the data stored in the pair of dummy bit lines in response to input of a read mode select selection signal, A fourth data line pair connected to a pair of data lines for transmitting data of a predetermined level and a complementary level on the dummy data line pair only in the lead mode; A second data line of a half number of the data lines of the first data line pair transmitting only the second data line, Amplifying means for sensing and amplifying the data in response to a data input of the first pair of data lines and the second data line pair and transmitting the data to the third data line pair in response to a data input of the first data line pair and the second data line pair; In response to an input of the read select signal, data of a normal data line of the first pair of data lines to the second data line in response to input of the read select signal, And data transfer means for transferring the data and its inverted signal to the normal data line and the complementary data line of the first data line pair. 제7항에 있어서, 상기 제4데이타라인쌍의 소정 레벨 및 상보 레벨의 데이타가 각각 확실한 논리 “하이" 및 논리 “로우"값이며, 상기 증폭수단의 소정의 입력단에 기준레벨로서 공급됨을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device according to claim 7, characterized in that data of a predetermined level and a complementary level of the fourth data line pair are respectively a logic "high" and a logic "low" Lt; / RTI > 제7항에 있어서, 상기 증폭수단이, 상기 센싱인에이블신호에 의해 게이팅되어 전류 또는 전압을 접지전압 단자로 바이패스시키기 위한 패스 회로와, 일측이 전원전압단자에 접속되고 타측이 제1노드 및 제2노드에 각각 접속되어 상기 센싱인에이블신호에 의해 활성화되어 상기 제1노드 및 제2노드를 프리차아지하기 위한 프리차아지 회로아, 일측이 상기 전원전압단자에 접속되고 타측이 제3노드 및 제4노드에 각각 접속되며 출력단이 상기 제1노드 및 제2노드에 각각 접속되어 상기 제3노드 및 제4노드로부터의 소정 레벨의 전압을 래치하여 출력하기 위한 래치 회로와, 일측이 상기 제3노드 및 제4노드에 접속되며 타단이 상기 패스 회로의 입력단에 접속되어, 각각 상기 제2데이타 라인의 데이타와 상기 제4데이타라인쌍의 소정 레벨 및 상보 레벨의 데이타에 응답하여 각각 상기 제3노드와 제4노드의 신호레벨을 차를 비교 센싱하기 위한 센싱 회로와, 상기 제1노드 및 제2노드상의 상기 신호레벨값을 반전하여 각각 상기 제3데이타라인쌍의 노멀데이타라인과 상보데이타라인으로 출력하기 위한 반전회로로 구성됨을 특징으로 하는 반도체 메모리 장치.The power supply terminal according to claim 7, wherein the amplifying means comprises: a pass circuit for gating by the sensing enable signal and for bypassing a current or voltage to a ground voltage terminal; A precharging circuit connected to the second node and activated by the sensing enable signal to precharge the first node and the second node, the first node being connected to the power supply voltage terminal and the other node being connected to the third node And a latch circuit connected to the fourth node and each having an output terminal connected to the first node and the second node for latching and outputting a voltage of a predetermined level from the third node and the fourth node, And the other end thereof is connected to the input terminal of the path circuit, and each of the data of the second data line and the data of the predetermined level and the complement level of the fourth data line pair Each of the first node and the second node being connected to the first node and the second node, respectively; a sensing circuit for comparing the difference between the signal levels of the third node and the fourth node, And an inverting circuit for outputting the data to the normal data line and the complementary data line of the semiconductor memory device. 제9항에 있어서, 상기 패스 회로가 엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.10. The semiconductor memory device according to claim 9, wherein the pass circuit comprises an NMOS transistor. 제9항에 있어서, 상기 센싱 회로가, 상기 제3노드와 상기 패스 회로 사이에 각각 상호 병렬접속된 제1 및 제2엔모오스 트랜지스터와, 상기 제4노드와 상기 패스회로 사이에 각각 상호 병렬접속된 제3 및 제4엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.10. The semiconductor memory device according to claim 9, wherein the sensing circuit comprises: first and second emmos transistors connected between the third node and the pass circuit in parallel with each other; And third and fourth NMOS transistors connected in series. 휘발성 반도체 메모리 장치에 있어서, 억세스 트랜지스터와 스토리지 캐패시터로 이루어진 단위 쎌을 복수로 가지며, 상기 단위 쎌들이 각기 행방향에서 워드라인과, 열방향에서 비트라인쌍에 매트릭스 형태로 배열되고, 상기 비트라인쌍간에는 비트라인 센스앰프가 접속되어진 메모리 쎌 어레이와, 상기 비트라인쌍과 공통 데이타라인간에 위치되며, 리이드 모드시에는 상기 비트라인 센스앰프에 의해 디벨로프된 제1,2데이타중에서 상기 제1데이타만을 단일의 상기 공통데이타라인으로 전송하고, 라이트 모드시에는 상기 공통데이타라인을 통해 인가되는 라이트용 데이타를 제1,2라이트 데이타로 변환하여 상기 비트라인쌍의 각각에 제공하는 데이타 전송수단을 가짐을 특징으로 하는 휘발성 반도체 메모리 장치.A volatile semiconductor memory device comprising: a plurality of unit cells each comprising an access transistor and a storage capacitor, the unit cells being arranged in a matrix form in word line pairs in a row direction and bit line pairs in a column direction, A bit line sense amplifier connected between the bit line sense amplifier and the bit line sense amplifier, and a second bit line sense amplifier connected between the bit line pair and the common data line. In the lead mode, And a data transfer means for transferring the write data supplied through the common data line to the single common data line in a write mode and converting the write data into first and second write data and providing the first and second write data to each of the bit line pairs Volatile semiconductor memory device. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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