KR100618681B1 - Structure of channel virtual channel dram - Google Patents

Structure of channel virtual channel dram

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본 발명은 본 발명의 버츄얼 채널 디램의 채널 구조는, 1개의 로컬 데이타 버스에 시리얼로 연결된 다수개의 정상 채널 레지스터 및 4개의 리던던시 채널 레지스터와, 상기 로컬 데이타 버스의 일측 및 1개의 글로벌 데이타 버스 사이에 위치하며 데이타 입/출력에 따른 회로들을 제어하기 위한 1개의 입/출력 버스 콘넥터로 구성된 단위 채널부가 N개로 이루어진 M개의 채널 수단과, 상기 M개의 채널 수단의 일측에 각각 위치하여 상기 각각의 채널 수단을 제어하기 위한 M개의 채널 컨트롤 수단과, 상기 1개의 글로벌 데이타 버스 및 1개의 글로벌 리드 데이타 버스 사이에 각각 1개씩 접속되며 정상 리드 동작과 리던던시 동작시 같이 사용되는 데이타센스앰프 수단과, 상기 1개의 글로벌 데이타 버스 및 1개의 글로벌 라이트 데이타 버스 사이에 각각 1개씩 접 Between the present invention is a channel structure of a virtual channel DRAM of the present invention, one local data bus, a plurality of normal channel connected in serial in a register, and four redundant channel register and the local side of the data bus and one global data bus position, and the data I / M of the channel means one additional unit channel consists of one I / O bus connector made of open-circuit N for controlling the circuit according to the output and, in each position on one side of the M-channel device and wherein each of the channel means M channels, control means, and said one global data bus, and one global leads are each connected one by one between the data bus sense data to be used as normal read operation and the redundancy operation amplifier means, and the one for controlling the each between the global data bus and one write global data bus one at a time in contact 속되며 라이트 동작시 선택된 워드 라인을 구동시키는 워드라인 드라이버 수단을 포함하여 이루어진 것을 특징으로 한다. Genus is characterized by consisting of, including the wordline driver means for driving a selected word line during a write operation.

Description

버츄얼 채널 디램의 채널 구조{STRUCTURE OF CHANNEL VIRTUAL CHANNEL DRAM} The virtual channel DRAM channel structure {STRUCTURE OF CHANNEL VIRTUAL CHANNEL DRAM}

도 1은 종래의 버츄얼 채널 디램의 채널 구성도 1 is a channel configuration of a conventional virtual channel DRAM FIG.

도 2는 본 발명에 의한 버츄얼 채널 디램의 채널 구성도 2 is a channel configuration of the virtual channel DRAM according to the present invention

도 3은 본 발명에서 사용한 유니트 채널 레지스터의 회로도 Figure 3 is a circuit diagram of a unit channel register used in the present invention

* 도면의 주요부분에 대한 부호의 설명 * * Description of the Related Art *

1, 11 : 정상 채널 레지스터 2, 12 : 리던던시 채널 레지스터 1, 11: normal channel register 2, 12: channel redundancy register

3 : 리던던시 채널 리드 버스 4 : 채널 리드 버스 3: the redundancy bus 4 channels lead: lead channel bus

5, 15 : 입/출력 버스 컨넥터 6, 16 : 컬럼 어드레스 버스 5, 15: I / O bus connector 6, 16: a column address bus

7, 17 : 글로벌 리드 데이타 버스 7, 17: Lead global data bus

8, 18 : 글로벌 라이트 데이타 버스 8, 18: Light global data bus

10_0∼10_15, 110_0∼110_15 : 채널 10_0~10_15, 110_0~110_15: Channel

20_0∼20_15, 120_0∼120_15 : 채널 컨트롤 회로 20_0~20_15, 120_0~120_15: channel control circuit

30, 130 : 컬럼 디코더 30, 130: column decoder

40, 42, 140 : 데이타버스 센스앰프 50, 150 : 워드라인 드라이버 40, 42 and 140: a data bus sense amplifiers 50, 150: word line driver

본 발명은 버츄얼 채널 디램(Virtual channel DRAM)의 채널 구조에 관한 것으로, 보다 상세하게는 데이타의 처리 방식을 단일화하여 셀 효율을 높이고, 칩의 레이아웃 면적을 줄이고 데이타 처리 속도를 향상시킨 버츄얼 채널 디램의 채널 구조에 관한 것이다. The invention of the virtual channel DRAM relates to a channel structure of the (Virtual channel DRAM), and more particularly, that to increase cell efficiency by unifying the processing of the data, and enhance the data processing speed to reduce the layout area of ​​the chip virtual channel DRAM It relates to a channel structure.

도 1은 종래기술에 따른 버츄얼 채널 디램의 채널 구조를 나타낸 구성도로서, 액티브 명령에 의해 비트 라인쌍과 도통되는 셀 전체, 또는 일부분의 데이터를 임시로 저장하는 레지스터인 16개의 채널(10_0∼10_15)과, 상기 16개의 채널(10_0∼10_15)의 좌측에 상기 채널을 제어하기 위한 채널 컨트롤 회로부(20_0∼20_15)가 16개 시리즈(series)로 연결되어 있다. 1 is a configuration showing a channel structure of a virtual channel DRAM according to the prior art also, the 16-channel register for storing the entire cell, or data of a portion that is continuous with the pair of bit lines by the active command, temporarily (10_0~10_15 ), and it has the 16 channels (channel control circuit (20_0~20_15) for controlling the channel to the left of the 10_0~10_15) is connected to the 16 series (series). 그리고, 1개의 채널 컨트롤 회로부(20_0∼20_15) 내에는 128개의 정상 채널 레지스터(1)와 4개의 리던던시 채널 레지스터(2)가 연속해서 위치하고 있다. And, in the first channel control circuit (20_0~20_15) is located to the top channel 128 registers (1) and four redundancy channel register (2) in a row. 이때, 128개의 정상 채널 레지스터(1)는 채널 리드 버스(4)에 의해 서로 연결되어 있고, 4개의 리던던시 채널 레지스터(2)는 리던던시 채널 리드 버스(3)에 의해 서로 연결되어 있으며, 상기 128개의 정상 채널 레지스터(1)와 상기 4개의 리던던시 채널 레지스터(2)는 채널 라이트 버스(9)에 의해 서로 연결되어 있다. At this time, the 128 normal channels register (1) and are connected to each other by a channel lead bus 4, four redundant channel register 2 are connected to each other by a redundancy channel lead bus (3), the 128 normal channel register (1) and the four redundant channel register 2 are connected to each other by the channel write bus (9).

상기 각 채널 컨트롤 회로부(10_0∼10_15)와 단위 정상 채널 레지스트(1) 사이에는 입/출력(I/O) 버스 콘넥터(5)가 위치하여 입/출력(I/O)에 따른 회로들을 제어한다. The control circuit according to an input / output (I / O) to each of the channel control circuit (10_0~10_15) and the unit has an input / output (I / O) bus connector (5) between the normal channel resist 1 is located .

또한, 글로벌 리드 데이타 버스(7)에 연결되어 리드 동작시 동작하는 데이타버스 센스앰프(40, 42)는 정상 동작시 사용되는 센스앰프와 리던던시 동작시 사용되는 센스앰프로 각각 구성되어 있다. Further, connected to the global read data bus 7, a data bus sense amplifiers (40, 42) operative during the read operation are respectively composed of a sense amplifier used in a sense amplifier and a redundancy operation is used during normal operation.

또한, 글로벌 라이트 데이타 버스(8)에 연결되어 라이트 동작시 선택된 워드라인을 구동하는 워드라인 구동회로부(50)가 상기 데이타버스 센스앰프(40, 42) 바로 옆에 구성되어 있다. Further, connected to the global write data bus (8) is constructed next to the word line drive circuit 50 that drives the selected word line during a write operation the data bus sense amplifiers (40, 42).

그런데, 이와 같이 구성된 종래의 버츄얼 채널 디램의 채널 구조에 있어서는, 하나의 채널 컨트롤 회로부(10_0∼10_15)에 리드(Read)용과 라이트(Write)용 두개의 I/O 버스 콘넥터(12)가 연결되어 있어서 래이아웃 면적을 많이 차지하는 문제점이 있었다. However, the In, the read (Read) and one for light of two I / O bus connector 12 for (Write) connected to a channel control circuit (10_0~10_15) in the conventional channel structure of the virtual channel DRAM constructed in this manner in ray it was occupied by a lot of problems out area. 또한, 리드시 사용하는 데이타버스센스앰프의 경우 정상용과 리던던시용으로 분리하여 사용하므로써 래이아웃 면적은 물론 동작시 전류소비를 증가시키는 문제점이 있었다. In addition, the ray by the use separately for Jung, Sang - Yong and redundancy for data bus sense amplifiers for use in a lead-out area but also there is a problem of increasing the current consumption during operation.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 데이타의 처리 방식을 단일화하여 셀 효율을 높이고, 칩의 레이아웃 면적을 줄이고 데이타 처리 속도를 향상시킨 버츄얼 채널 디램의 채널 구조를 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, the present invention is to unify the processing of the data to increase the cell efficiency, and to provide a channel structure of a virtual channel DRAM that reduces the layout area of ​​the chip increase the data processing speed it is an object.

상기 목적을 달성하기 위하여, 본 발명의 버츄얼 채널 디램의 채널 구조는, In order to achieve the above objects, a channel structure of a virtual channel DRAM of the present invention,

1개의 로컬 데이타 버스에 시리얼로 연결된 다수개의 정상 채널 레지스터 및 4개의 리던던시 채널 레지스터와, 상기 로컬 데이타 버스의 일측 및 1개의 글로벌 데이타 버스 사이에 위치하며 데이타 입/출력에 따른 회로들을 제어하기 위한 1개의 입/출력 버스 콘넥터로 구성된 단위 채널부가 N개로 이루어진 M개의 채널 수단과, 1 and a local data bus, a plurality of normal channel connected in serial in a register, and four redundant channel register, located between one side and one global data bus of the local data bus, and for controlling the circuit according to the data I / O 1 of I / O bus connector M channel means additional channel unit consisting of pieces consisting of N and,

상기 M개의 채널 수단의 일측에 각각 위치하여 상기 각각의 채널 수단을 제어하기 위한 M개의 채널 컨트롤 수단과, And each positioned on one side of the M-channel means and the M channel control means for controlling each of said channel means;

상기 1개의 글로벌 데이타 버스 및 1개의 글로벌 리드 데이타 버스 사이에 각각 1개씩 접속되며 정상 리드 동작과 리던던시 동작시 같이 사용되는 데이타센스앰프 수단과, Are each connected one by one between the one global data bus and one read global data bus and a data sense amplifier means to be used as normal read operation and the redundancy operation,

상기 1개의 글로벌 데이타 버스 및 1개의 글로벌 라이트 데이타 버스 사이에 각각 1개씩 접속되며 라이트 동작시 선택된 워드 라인을 구동시키는 워드라인 드라이버 수단을 포함하여 이루어진 것을 특징으로 한다. Each one each connected between said one global data bus and one write global data bus, characterized by comprising, including the wordline driver means for driving a selected word line during a write operation.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다. It will be described below in detail with reference to the attached drawings regarding an embodiment of the present invention.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다. Further, having the same function in all the drawings for explaining the embodiments use the same reference numerals and the repetitive description thereof will be omitted.

도 2는 본 발명에 의한 버츄얼 채널 디램의 채널 구조를 나타낸 구성도로서, 액티브 명령에 의해 비트 라인쌍과 도통되는 셀 전체, 또는 일부분의 데이터를 임시로 저장하는 레지스터인 16개의 채널(110_0∼110_15)과, 상기 16개의 채널(110_0∼110_15)의 좌측에 상기 채널을 제어하기 위한 채널 컨트롤 회로부(120_0∼120_15)가 16개 시리즈(series)로 연결되어 있다. 2 is a configuration showing a channel structure of a virtual channel DRAM according to the present invention, the channel register 16 to store the entire cell, or data of a portion that is continuous with the pair of bit lines by the active command, temporarily (110_0~110_15 ), and it has the 16 channels (channel control circuit (120_0~120_15) for controlling the channel to the left of the 110_0~110_15) is connected to the 16 series (series). 그리고, 1개의 채널 컨트롤 회로부(20_0∼20_15) 내에는 128개의 정상 채널 레지스터(11)와 4개의 리던던시 채널 레지스터(12)가 연속해서 위치하고 있다. And, in the first channel control circuit (20_0~20_15) it is positioned to 128 normal channel register 11 and the four redundant channel register 12 in series. 이때, 128개의 정상 채널 레지스터(11)와 상기 4개의 리던던시 채널 레지스터(12)는 1개의 로컬 데이타 버스(60)에 의해 서로 연결되어 있으며, 1개의 로컬 데이타 버스(60)의 일측 끝에는 데이타버스 콘넥터(15)가 접속되어 입/출력(I/O)에 따른 회로들을 제어한다. At this time, the 128 normal channel register 11 and the four redundant channel register 12 are connected to each other by one local data bus 60, and one end of the data bus connector of one local data bus (60) is 15 is connected to control the circuit according to the input / output (I / O).

그리고, 1개의 데이타버스 콘넥터(15)는 1개의 글로벌 데이타 버스(70)에 의해 1개의 데이타버스 센스앰프(140)와 1개의 워드라인 드라이버(150)와 연결되어 있다. Then, the data bus is connected to the one connector (15) has one data bus sense amplifiers (140) and one word line driver 150 by one global data bus (70).

상기 데이타버스 센스앰프(140)는 1개의 글로벌 데이타 버스(70)와 글로벌 리드 데이타 버스(17) 사이에 접속되며, 정상 리드 동작과 리던던시 동작시 하나로 동작이 된다. The data bus sense amplifier 140 is connected between one global data bus 70 and read global data bus 17, and the operation in one normal read operation and the redundancy operation.

그리고, 워드라인 드라이버(150)는 1개의 글로벌 데이타 버스(70)와 글로벌 라이트 데이타 버스(18) 사이에 접속되며, 라이트 동작시 선택된 워드라인을 구동시키게 된다. Then, the word line driver 150, thereby driving the selected word line when connected between one global data bus 70 and write global data bus 18, a write operation.

도시된 바와 같이, 본 발명의 버츄얼 채널 디램의 채널 구조는 일측에 채널을 컨트롤 할 수 있는 채널 컨트롤 회로부(120_0∼120_15)가 위치하고, 채널 컨트롤 회로부(120_0∼120_15)를 중심으로 다른 일측에 128개, 혹은 그 이상의 채널 레지스터(110_0∼110_15)가 시리얼로 연결된다. , The channel structure of the virtual channel DRAM of the present invention is located a channel control circuit (120_0~120_15) to control the channel to one side, around the channel control circuit (120_0~120_15) on the other side 128, as shown more , or a more channels register (110_0~110_15) are connected in serial. 그리고 하나의 채널 레지스터에 하나의 로컬 데이타 버스(60)가 위치하고, 로컬 데이타 버스(60)의 일측에는 데이타 버스 콘넥터(15)가 연결되고, 데이타 버스 콘넥터(15)에는 글로벌 데이타 버스(70) 가 연결된다. And within one of the local data bus 60 to a channel register, one of the local data bus 60, data bus connector (15) is connected, a data bus connector 15, the global data bus (70) It is connected. 또한, 상기 글로벌 데이타 버스(70)에는 1개의 데이타버스 센스앰프(140)와 1개의 워드라인 드라이버(150)가 연결되며, 마지막에 글로벌 리드 버스(17)와 글로벌 라이트 데이타 버스(18)가 연결된다. Also, the global data bus (70) has one data bus sense amplifiers (140) and one word line driver are connected, the global read bus 17 and the global write data bus 18 at the end 150 is connected do.

따라서, 채널 레지스터와 입/출력 버스 콘넥터 사이에 있는 채널을 하나로 배치하여, 리드와 라이트시 같이 사용하므로써 입/출력 버스 콘넥터의 수를 한개로 줄이고, 입/출력 버스 콘넥터(15)에서 글로벌 버스로 가는 데이타 버스 라인도 반으로 줄일 수 있다. Therefore, by placing the channel between the channel registers and I / O bus connector to one, by the use as lead and light when reducing the number of I / O bus connectors in one, to the global bus in the I / O bus connector (15) way data bus lines can also be reduced by half. 그리고, 하나의 데이타 버스에 하나의 글로벌 데이타 버스가 연결되면서도 리드용 데이타버스 센스앰프(140)와 라이트용 드라이버(150)가 연결되어 레이아웃 면적을 종래의 반으로 줄일 수 있고, 데이타 처리 속도를 개선할 수 있다. Then, the one of the connection while being data bus sense amplifiers 140 and the driver 150 for the light for read global data bus is connected to a data bus and reduce the layout area in a conventional half, improving the data processing speed can do.

도 3은 본 발명에서 사용한 단위 채널 레지스터(11)의 실시예를 도시한 것으로, 전원전압 공급라인(crpp)과 접지전압 공급라인(crgp) 사이에 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)로 구성된 제1 인버터와, 상기 전원전압 공급라인(crpp)과 접지전압 공급라인(crgp) 사이에 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2)로 구성된 제2 인버터가 크로스 커플드 구조로 구성되며, 액티브 명령에 의해 비트 라인쌍과 도통되는 셀 전체, 또는 일부분의 데이터를 임시로 저장하는 레지스터로 구성된다. 3 is to illustrate an embodiment of a unit channel register 11 used in the present invention, a power supply voltage supply line (crpp) and the ground voltage supply line of claim 1 PMOS transistor (P1) and a 1 NMOS transistor between (crgp) and a first inverter composed of (N1), the power supply line the second inverter consisting of (crpp) and the ground voltage supply line a second PMOS transistor (P2) and a second NMOS transistor (N2) between (crgp) cross It consists of coupled-structure and is configured for the entire cell, or data of a portion that is continuous with the pair of bit lines by the active command to the register for storing temporarily.

이상에서 설명한 바와 같이, 종래의 버츄얼 채널 디램의 채널 구조에 의하면, 채널 레지스터와 입/출력 버스 콘넥터 사이에 있는 채널을 하나로 배치하여 리 드와 라이트시 같이 사용하므로써 입/출력 버스 콘넥터 수를 하나로 줄이고, 입/출력 버스 콘넥터에서 글로벌 버스로 가는 데이타 버스 라인도 반으로 줄일 수 있어 레이아웃 면적을 크게 줄일 수 있는 효과가 있다. As described above, according to the channel structure of a conventional virtual channel DRAM, channel registers and I / O bus By placing the channels between the connectors as one used as Li de as light when reducing the number of I / O bus connectors in one , the input / output bus connectors can in half to reduce the degree of data bus lines to go to the global bus it has the effect of significantly reducing the layout area. 또한, 본 발명은 데이타 처리시 리드와 라이트 경로를 하나로 배치하여 동작속도를 크게 향상시킨 효과가 있다. In addition, the present invention has the effect that largely increase the operation speed by arranging the read path and the write data during processing into one.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention are disclosed for illustrative purposes, those skilled in the art will be various modifications, changes, additions, etc. within the spirit and scope of the present invention, this modification changes, and should be seen to be within the scope of the following claims something to do.

Claims (5)

  1. 버츄얼 채널 디램에 있어서, In the virtual-channel DRAM,
    1개의 로컬 데이타 버스에 시리얼로 연결된 다수개의 정상 채널 레지스터 및 4개의 리던던시 채널 레지스터와, 상기 로컬 데이타 버스의 일측 및 1개의 글로벌 데이타 버스 사이에 위치하며 데이타 입/출력에 따른 회로들을 제어하기 위한 1개의 입/출력 버스 콘넥터로 구성된 단위 채널부가 N개로 이루어진 M개의 채널 수단과, 1 and a local data bus, a plurality of normal channel connected in serial in a register, and four redundant channel register, located between one side and one global data bus of the local data bus, and for controlling the circuit according to the data I / O 1 of I / O bus connector M channel means additional channel unit consisting of pieces consisting of N and,
    상기 M개의 채널 수단의 일측에 각각 위치하여 상기 각각의 채널 수단을 제어하기 위한 M개의 채널 컨트롤 수단과, And each positioned on one side of the M-channel means and the M channel control means for controlling each of said channel means;
    상기 1개의 글로벌 데이타 버스 및 1개의 글로벌 리드 데이타 버스 사이에 각각 1개씩 접속되며 정상 리드 동작과 리던던시 동작시 같이 사용되는 데이타센스앰프 수단과, Are each connected one by one between the one global data bus and one read global data bus and a data sense amplifier means to be used as normal read operation and the redundancy operation,
    상기 1개의 글로벌 데이타 버스 및 1개의 글로벌 라이트 데이타 버스 사이에 각각 1개씩 접속되며 라이트 동작시 선택된 워드 라인을 구동시키는 워드라인 드라이버 수단을 포함하여 이루어진 것을 특징으로 하는 버츄얼 채널 디램의 채널 구조. The one global data bus, and one global write each one each connected between the data bus and the channel structure of the virtual channel, characterized in that a DRAM made, including the wordline driver means for driving a selected word line during a write operation.
  2. 제 1 항에 있어서, According to claim 1,
    상기 다수개의 정상 채널 레지스터는 128개 이상인 것을 특징으로 하는 버츄 얼 채널 디램의 채널 구조. It said plurality of normal channel register of the channel DRAM Virtue Earl, characterized in that more than 128 channels structure.
  3. 제 1 항에 있어서, According to claim 1,
    상기 영문자 N은 4인 것을 특징으로 하는 버츄얼 채널 디램의 채널 구조. The alphabet and N is the channel structure of the virtual channel characterized in that the dynamic random access memory 4.
  4. 제 1 항에 있어서, According to claim 1,
    상기 영문자 M은 16인 것을 특징으로 하는 버츄얼 채널 디램의 채널 구조. M is the alphabet of the virtual channel DRAM 16, it characterized in that the channel structure.
  5. 제 1 항에 있어서, According to claim 1,
    상기 단위 정상 채널 레지스터는 크로스 커플드 구조를 갖는 2개의 인버터로 구성된 것을 특징으로 하는 버츄얼 채널 디램의 채널 구조. The unit normal channel registers the channel structure of the virtual channel, it characterized in that a DRAM is configured as two inverters having a cross-coupled-structure.
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