KR0184493B1 - Memory device with single data line - Google Patents

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KR0184493B1
KR0184493B1 KR1019960011957A KR19960011957A KR0184493B1 KR 0184493 B1 KR0184493 B1 KR 0184493B1 KR 1019960011957 A KR1019960011957 A KR 1019960011957A KR 19960011957 A KR19960011957 A KR 19960011957A KR 0184493 B1 KR0184493 B1 KR 0184493B1
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Abstract

[청구 범위에 기재된 발명이 속한 기술분야TECHNICAL FIELD OF THE INVENTION

본 발명은 싱글데이터라인을 갖는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device having a single data line.

[발명이 해결하려고 하는 기술적 과제][Technical Challenges to Invent]

본 발명은 리이드 모드시 더미(Dummy) 데이터라인쌍을 통하여 소정 레벨의 데이터 신호 및 상보 데이터 신호를 다른 데이터라인쌍으로 전송하여 입출력 센스앰프(증폭수단)에 공급함으로써 하나의 글로벌 데이터라인(노멀데이터라인)만으로 데이터 전송을 가능하게 하여 종래보다 1/4정도의 데이터라인의 개수를 줄여 전류소모를 감소시키는 반도체 메모리 장치를 제공한다.The present invention transmits a data signal and a complementary data signal of a predetermined level through a dummy data line pair to another data line pair in a read mode, and supplies it to an input / output sense amplifier (amplification means) to supply one global data line (normal data). A semiconductor memory device can reduce the current consumption by reducing the number of data lines by about 1/4 compared to the prior art by enabling data transfer using only a line).

[발명의 해결방법의 요지][Summary of the solution of the invention]

본 발명은 휘발성 반도체 메모리 장치에 있어서, 억세스 트랜지스터와 스토리지 캐패시터로 이루어진 단위 쎌을 복수로 가지며, 상기 단위 쎌들이 각기 행방향에서 워드라인과, 열방향에서 비트라인쌍에 매트릭스 형태로 배열되고, 상기 비트라인쌍간에는 비트라인 센스앰프가 접속되어진 메모리 쎌 어레이와, 상기 비트라인쌍과 공통데이터라인간에 위치되며, 리이드 모드시에는 상기 비트라인 센스앰프에 의해 디벨로프된 제1, 2데이터 중에서 상기 제1데이터만을 단일의 상기 공통 데이터라인으로 전송하고, 라이트 모드시에는 상기 공통데이터라인을 통해 인가되는 라이트용 데이터를 제1, 2라이트 데이터로 변환하여 상기 비트라인쌍의 각각에 제공하는 데이터 전송수단을 가지는 것을 특징으로 한다.The present invention provides a volatile semiconductor memory device, comprising a plurality of units (쎌) consisting of an access transistor and a storage capacitor, each unit (V) being arranged in a matrix form on a word line in a row direction and a pair of bit lines in a column direction. The bit line pair is located between the memory array and the bit line sense amplifier connected to the bit line pair, and the bit line pair and the common data line, and in the read mode of the first and second data developed by the bit line sense amplifier in the first mode Data transmission means for transmitting only one data to the single common data line, and converting write data applied through the common data line into first and second write data in each of the bit line pairs in the write mode. Characterized in having a.

[발명의 중요한 용도][Important Uses of the Invention]

본 발명은 반도체 메모리 장치에 적합하게 사용된다.The present invention is suitably used for a semiconductor memory device.

Description

싱글 데이터라인을 갖는 반도체 메모리 장치Semiconductor memory device with single data line

제1도는 종래 기술에 따른 데이터 경로를 보여주는 블록도.1 is a block diagram showing a data path according to the prior art.

제2도는 본 발명에 따른 데이터 경로를 보여주는 일실시예도.2 is an embodiment diagram showing a data path according to the present invention.

제3도는 제2도의 데이터 전송수단(리이드 및 라이트 제어회로)를 보여주는 상세회로도.3 is a detailed circuit diagram showing the data transmission means (lead and write control circuit) of FIG.

제4도는 본 발명에 따른 제2데이터라인(GIO)의 입출력 센스앰프(증폭수단)의 상세회로도.4 is a detailed circuit diagram of an input / output sense amplifier (amplifying means) of the second data line GIO according to the present invention.

제5도는 본 발명에 따른 더미 비트라인 센스앰프의 엔형 센스앰프의 상세 회로도.5 is a detailed circuit diagram of an n-type sense amplifier of the dummy bit line sense amplifier according to the present invention.

제6도는 본 발명에 따른 동작 타이밍도.6 is an operation timing diagram according to the present invention.

제7도는 본 발명에 따른 다른 실시예도.7 is another embodiment according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 싱글 데이터라인으로 데이터 경로를 가지므로서 데이터 엑세스(access)시에 레벨 천이되는 데이터라인의 갯수를 최소화하여 전력소모를 최소화하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device which minimizes power consumption by minimizing the number of data lines that are level-shifted during data access by having a data path with a single data line.

최근, 반도체 메모리 장치 예를 들면, 다이나믹 랜덤 엑세스 메모리(Dynamic Random Access Memory)는 동작 주파수가 빨라짐과 동시에 집척도(Density)가 높아짐에 따라 고주파 동작에 따른 동작 전류가 증가함과 동시에 데이터라인의 길이 및 갯수가 증가하여 전력소모가 증가하게 되었다.Recently, in a semiconductor memory device, for example, a dynamic random access memory (Dynamic Random Access Memory) as the operating frequency is increased at the same time as the density (Density) increases the operating current according to the high frequency operation and the length of the data line at the same time And the number increased, the power consumption increased.

일반적으로, 반도체 메모리 장치에서 데이터 리이드(Read)시 메모리 쎌 내부의 쎌 데이터(Cell Data)를 쎌 어레이(Cell Array)의 외부에 위치하는 입출력 센스앰프(Input Output Sense Amplifier)로 전송하며, 데이터 라이트(Write)시 입출력라인 드라이버(Driver)에 의하여 외부로부터의 입력 데이터를 상기 메모리 쎌로 전송하는 데이터라인 예를 들면 입출력라인이 필수적이다. 제1도는 종래 기술에 따른 데이터 경로를 보여주는 블록도로서, 이러한 기술은 본원 출원인에 의해 1995년 9월 29일자로 출원된 제목 저전력 반도체 메모리 장치하에 개시되어 있다. 이러한 종래 기술의 구성 및 동작은 이미 개시되어 있으므로 개략적으로 설명한다. 입출력라인은 입출력라인에 실린 데이터 센싱(Date Sensing)의 용이성을 가져야 하고, 데이터 라이트시 비트라인쌍 BL, BLB 각각에 상보적인(Complementary) 데이터를 라이트하여야 하므로 입출력라인쌍 IO, IOB가 상보적으로 구성된다. 또한 메모리 장치의 집적도 및 칩 사이즈(Chip Size)가 증가함에 따라 입출력라인을 프라차아지(Precharge)하는 전류가 크게 증가한다. 또한, 컬럼선택라인(Column Selection Line : 이하 CSL이라 칭함)이 인에이블(Enable)되면 비트라인 센스앰프(Bit Line Sense Amplifier)에서 센싱된 비트라인쌍 BL, BLB의 데이터를 제1데이타라인쌍 예를 들면 로컬 입출력라인쌍(Local Input Output Line) LIO, LIOB에 전송하고, 블록선택신호와 같은 특징 신호에 의하여 상기 로컬 입출력라인쌍 LIO, LIOB의 데이터가 다시 제2데이터라인 예를 들면 글로벌 입출력라인(Global Input Output Line) GIO, GIOB에 실어 입출력 센스앰프에 데이터를 전송하는 형태를 가진다. 따라서 이러한 종래 기술의 경우에 있어서, 데이터 라이트시, 데이터 입력버퍼 16으로부터 버퍼링(Buffering)된 데이터가 제3데이터라인 예를 들면 데이터 입출력라인 DIO를 통하여 글로벌 입출력 드라이버 22a로 입력되고 글로벌 입출력 드라이버 22a는 이에 응답하여 소정 레벨의 데이터 신호를 출력하여 데이터 글로벌 입출력라인 GIO를 드라이브(Drive)하고, 로컬 입출력라인 LIO와 글로벌 입출력라인 GIO가 연결된 부위에서 하나의 글로벌 입출력라인 GIO로서 로컬 스위치 65를 통하여 로컬 입출력라인 LIO를 드라이브함과 동시에 상기 글로벌 입출력라인 GIO의 입력을 받는 로컬 스위치 65 내의 인버터(Inverter)를 거친 신호가 로컬 입출력라인 LIOB를 함께 드라이브한다. 이때 글로벌 입출력라인 GIOB가 데이터 전송시 프리차아지(Precharge) 상태를 유지하므로 이후 글로벌 입출력라인 GIOB가 방전(Discharge)되어 전류소모가 크게 되는 문제점이 있다.In general, in a semiconductor memory device, when reading data, the memory data inside the memory cell is transferred to an input output sense amplifier located outside the cell array. At the time of writing, a data line, for example, an input / output line, for transmitting input data from the outside to the memory V by an input / output line driver is essential. FIG. 1 is a block diagram showing a data path according to the prior art, which technique is disclosed under the title low power semiconductor memory device filed September 29, 1995 by Applicant. The construction and operation of this prior art have already been disclosed and will be described schematically. The I / O line should have the ease of data sensing on the I / O line, and when the data is written, the complementary data should be written to the bit line pair BL and BLB respectively. It is composed. In addition, as the integration density and chip size of the memory device increase, the current for precharging the input / output line increases. In addition, when the column selection line (hereinafter referred to as CSL) is enabled, the data of the bit line pairs BL and BLB sensed by the bit line sense amplifier may be used as the first data line pair example. For example, the data is transmitted to a local input output line LIO and LIOB, and data of the local input / output line pair LIO and LIOB is again converted into a second data line, for example, a global input / output line by a feature signal such as a block selection signal. (Global Input Output Line) GIO and GIOB are used to transmit data to I / O sense amplifier. Therefore, in the case of the prior art, when data is written, data buffered from the data input buffer 16 is input to the global input / output driver 22a through the third data line, for example, the data input / output line DIO, and the global input / output driver 22a In response, a data signal of a predetermined level is output to drive the data global I / O line GIO, and a local I / O through the local switch 65 as one global I / O line GIO at a region where the local I / O line LIO and the global I / O line GIO are connected. At the same time as driving the line LIO, a signal through an inverter in the local switch 65 that receives the input of the global input / output line GIO drives the local input / output line LIOB together. At this time, since the global input / output line GIOB maintains a precharge state during data transmission, the global input / output line GIOB is discharged and there is a problem that current consumption becomes large.

따라서, 본 발명의 목적은 라이트 모드시 입출력 드라이버에서 입력되는 데이터를 하나의 글로벌 데이터라인만으로 전송함으로써 데이터전송라인의 갯수를 줄여 이에 따르는 전류 소모를 감소시키는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device which reduces the number of data transmission lines and thereby reduces current consumption by transmitting data inputted from an input / output driver to one global data line in the write mode.

본 발명의 다른 목적은 리이드 모드시 더미(Dummy) 데이터라인쌍을 통하여 소정 레벨의 데이터 신호 및 상보 데이터 신호를 다른 데이터라인쌍으로 전송하여 입출력 센스앰프(증폭수단)에 공급함으로써 하나의 글로벌 데이터라인(노멀데이터라인)만으로 데이터 전송을 가능하게 하여 종래보다 1/4 정도의 데이터라인의 개수를 줄여 전류소모를 감소시키는 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to transmit a data signal and a complementary data signal of a predetermined level through a dummy data line pair in a lead mode to another data line pair, and supply it to an input / output sense amplifier (amplification means) to supply one global data line. The present invention provides a semiconductor memory device capable of transferring data using only (normal data lines) to reduce the current consumption by reducing the number of data lines by about 1/4.

본 발명의 또다른 목적은 상기 더미 데이터라인쌍 대신 별도로 레벨전압 발생수단을 메모리 쎌 어레이 외부에 부가하여 입출력 센스앰프(증폭수단)으로 공급함으로써 제3데이터라인쌍으로 출력할 레벨을 비교 센싱할 수 있게 하여 데이터 전송에 필요한 데이터라인의 개수를 줄여 전류소모를 감소시키는 반도체 메모리 장치를 제공함에 있다.It is still another object of the present invention to separately sense the level to be output to the third data line pair by adding a level voltage generating means separately to the outside of the memory array to supply an input / output sense amplifier (amplification means) instead of the dummy data line pair. The present invention provides a semiconductor memory device which reduces current consumption by reducing the number of data lines required for data transmission.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 휘발성 반도체 메모리 장치에 있어서, 억세스 트랜지스터와 스토리지 캐패시터로 이루어진 단위 쎌을 복수로 가지며, 상기 단위 쎌들이 각기 행방향에서 워드라인과, 열방향에서 비트라인쌍에 매트릭스 형태로 배열되고, 상기 비트라인쌍간에는 비트라인 센스앰프가 접속되어진 메모리 쎌 어레이와, 상기 비트라인쌍과 공통데이터라인간에 위치되며, 리이드 모드시에는 상기 비트라인 센스앰프에 의해 디벨로프된 제1, 2 데이터중에서 상기 제1데이터만을 단일의 상기 공통데이터라인으로 전송하고, 라이트 모드시에는 상기 공통데이터라인을 통해 인가되는 라이트용 데이터를 제1, 2라이트 데이터로 변환하여 상기 비트라인쌍의 각각에 제공하는 데이터 전송수단을 가지는 것을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, in the volatile semiconductor memory device, there are a plurality of units (이루어진) consisting of an access transistor and a storage capacitor, the unit (V) is a word line and a column direction in the row direction respectively; Is arranged between the bit line pairs in a matrix form, and is located between the bit line pairs and the common data line, and a bit line sense amplifier connected to the bit line pairs. Transfer only the first data from among the first and second data developed by the single common data line, and convert the write data applied through the common data line into the first and second write data in the write mode. And data transmission means provided to each of the bit line pairs. Shall be.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, a detailed description of preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the drawings represent like reference numerals wherever possible.

제2도는 본 발명에 따른 데이터경로를 보여주는 일실시예도이다. 제2도를 참조하여 설명하면, 개략적으로, 각 블록(Block)에서 컬럼선택라인 CSL이 턴온되면 로컬 입출력라인 LIO의 데이터가 비트라인 BL에 입출력되고, 선택된 블록에서 제1데이터라인쌍 예를 들면 로컬 입출력라인쌍 LIO, LIOB와 제2데이터라인 예를 들면 글로벌 입출력라인 GIO의 연결수단이 턴온되어 로컬 입출력라인 LIO에 글로벌 입출력라인 GIO의 데이터를 입출력하도록 구성되어 있다. 여기서는 글로벌 입출력라인이 상보적으로 구성하지 않고 하나의 싱글라인(Single Line)으로 구성되어, 동작하는 데이터라인의 개수를 줄여서 전류소모를 감소시키는 점이 종래 기술과 다른 점이다.2 is an embodiment diagram showing a data path according to the present invention. Referring to FIG. 2, when the column select line CSL is turned on in each block, the data of the local input / output line LIO is inputted to the bit line BL, and the first data line pair is selected in the selected block. The connection means of the local I / O line pair LIO, LIOB and the second data line, for example, the global I / O line GIO is turned on so as to input / output data of the global I / O line GIO to the local I / O line LIO. In this case, the global input / output line is composed of a single line rather than complementary, and thus reduces current consumption by reducing the number of operating data lines.

좀더 상세히 설명하면, 블록선택신호 ISOi 및 ISOj가 선택적으로 인가되어 활성화됨으로서 해당 블록을 선택하도록 하는 분리게이트군 100, 200과, 상기 분리게이트군 100이 차단되어 상기 분리게이트군 200에 의해 블록이 선택되고 상기 분리게이트군 100의 각각의 두 개의 비트라인쌍 BL, BLB 사이에 양단이 접속되어 상기 비트라인쌍 BL, BLB 사이의 신호레벨의 차를 감지하고 증폭하는 피형 비트라인 센스앰프(P-S/A) 300A 및 엔형 비트라인 센스앰프 300B와, 더미 비트라인쌍 DBL, DBLB 사이에 양단이 접속되어 별도의 더미 메모리 쎌 2로부터의 데이터를 상기 피형 비트라인 센스앰프 300A 및 엔형 비트라인 센스앰프 300B와 동일하게 감지 및 증폭 역할을 하는 더미 피형 비트라인 센스앰프 200A 및 더미 엔형 비트라인 센스앰프 200B(후술될 제5도에 자세히 설명)와, 상기 비트라인쌍 BL, BLB 사이에 양단이 접속되며 해당 제1데이터라인쌍 예를 들면 로컬입출력데이터라인쌍 LIO, LIOB에 출력단이 접속되어 컬럼선택라인 CSL로부터 입력되는 컬럼 어드레스신호에 의해 활성화되어 해당 비트라인쌍의 데이터를 전송하게 하기 위한 엔모오스 트랜지스터 7, 9 및 11, 13으로 각각 구성된 제1스위칭 수단 예를 들면 컬럼선택게이트 250과, 상기 더미 비트라인쌍 DBL, DBLB의 양단에 접속되며 전원전압 VCC에 의해 항상 활성화되어 상기 더미 피형 및 엔형 비트라인쌍 200A, 200B에 의해 감지 및 증폭된 데이터를 항상 더미 데이터라인쌍 DLIO, DLIOB상에 전송하도록 하기 위한 제2스위칭 수단 예를 들면 더미 컬럼선택게이트 150과, 상기 컬럼선택게이트 250의 두 출력단에 각각 접속되어 소정 레벨 및 상보 레벨의 데이터를 전송하기 위한 제1데이터라인쌍 예를 들면 로컬입출력데이터라인쌍 LIO, LIOB와, 상기 제2스위칭 수단 예를 들면 더미 컬럼선택게이트 150의 두 출력단에 각각 접속되어 소정 레벨[여기서는 상기 더미 엔형 비트라인 센스앰프에 의한 논리 로우(Low) 레벨] 및 상보 레벨[여기서는 논리 하이(High) 레벨]의 데이터를 각각 실어 전송하는 더미 데이터라인쌍 예를 들면 더미 입출력데이터라인쌍 DLIO, DLIOB와, 각각의 상기 로컬입출력데이터라인쌍 LIO, LIOB 사이에 양단이 접속되며 컬럼어드레스 천이신호 ATSB에 의해 제어되어 논리 로우 상태에서 상기 로컬입출력데이터라인쌍 LIO, LIOB를 등화(Equalizing)시키기 위한 피모오스 트랜지스터 15, 17, 19, 21, 23으로 각각 구성된 등화 수단과, 각각의 상기 로컬입출력데이터라인쌍 LIO, LIOB에 일측이 접속되며 타측이 각각 글로벌입출력데이터라인 예를 들면 제2데이터라인(노멀데이터라인) GIOi(i=0, 1, 2, 3)에 각각 접속되어 라이트 모드 및 리이드 모드시에 상기 로컬입출력데이터라인쌍 LIO, LIOB와 글로벌입출력데이터라인 GIO를 선택적으로 제어하여 연결하기 위한 각각의 데이터 전송 수단 50(후술될 제3도에 자세히 설명됨)과, 상기 더미입출력데이터라인쌍 DLIO, DLIOB의 노멀데이터라인 DLIO와 상보데이터라인 DLIOB 상에 각각 연결되어 리이드 선택신호 RSi가 논리 하이 상태로 게이팅 입력될 때만 즉, 리이드 모드시에만 활성화되어 데이터를 전송하도록 스위칭 역할을 하는 엔모오스 트랜지스터 21, 23으로 구성된 제3스위칭 수단 60과, 상기 제3스위칭 수단 60의 엔모오스 트랜지스터 21, 23 각각에 접속되어 이에 의해 전송되는 상기 더미입출력데이터라인쌍 DLIOB, DLIO 각각의 데이터인 논리 하이 및 논리 로우 상태의 기준데이터를 전송하기 위한 제4데이터라인쌍 예를 들면 VREFH 및 VREFL과, 상기 제4데이터라인쌍 VREFH, VREFL 및 제2데이터라인 GIO에 입력단이 각각 접속되며 센싱인에이블신호 PISOi의 입력에 의해 제어되어 데이터를 감지 및 증폭하여 각각 제3데이터라인쌍 예를 들면 데이터입출력라인쌍 DIOi, DIOiB(i=0, 1, 2, 3)로 출력하기 위한 증폭수단 예를 들면 입출력 센스앰프 30(후술됨 제4도에서 자세히 설명됨)과, 상기 제2데이터라인들 각각에 출력단이 접속되어 라이트 제어신호 PWR에 의해 제어되어 라이트 모드시 상기 데이터입출력라인쌍 DIO, DIOB를 통하여 입력된 소정 레벨의 데이터를 구동하여 상기 제2데이터라인들 GIO로 출력하기 위한 구동 수단 예를 들면 데이터입출력드라이버 40으로 구성되어 동작한다.In more detail, the block selection signals ISOi and ISOj are selectively applied and activated, so that the separation gate groups 100 and 200 and the separation gate group 100 are blocked so that the block is selected by the separation gate group 200. And a bit line sense amplifier (PS / A) for detecting and amplifying a difference in signal levels between the two bit line pairs BL and BLB of each of the split gate groups 100, respectively. ) Both ends are connected between 300A and the N-type bit line sense amplifier 300B, and the dummy bit line pair DBL and DBLB, so that the data from the separate dummy memory 쎌 2 is the same as the typed bit line sense amplifier 300A and the N-type bit line sense amplifier 300B. The dummy-type bit line sense amplifier 200A and the dummy n-type bit line sense amplifier 200B (detailed in FIG. 5 to be described later), which serve as a sensing and amplifying function. Both ends are connected between the line pair BL and BLB, and the output terminal is connected to the corresponding first data line pair, for example, the local input / output data line pair LIO and LIOB, and is activated by the column address signal inputted from the column selection line CSL to thereby activate the corresponding bit. A first switching means, each of which is composed of NMOS transistors 7, 9, 11, and 13 for transmitting data of a line pair, for example, a column select gate 250, and connected to both ends of the dummy bit line pair DBL and DBLB, Second switching means, for example, a dummy column select gate, to always transmit data, which is always activated by VCC and sensed and amplified by the dummy and N-type bit line pairs 200A and 200B, onto the dummy data line pair DLIO and DLIOB. A first data line connected to two output terminals of the column selection gate 250 and 150 to transmit data of a predetermined level and complementary levels, respectively; For example, it is connected to two output stages of the local input / output data line pair LIO and LIOB and the second switching means, for example, the dummy column select gate 150, and is connected to a predetermined level (here, the logic low by the dummy N-type bit line sense amplifier). Level] and complementary level (here, logical high level) dummy data line pairs for carrying and transmitting data, for example, dummy I / O data line pairs DLIO and DLIOB, and each of the local I / O data line pairs LIO and LIOB. Both ends are connected to each other and are configured by PMOS transistors 15, 17, 19, 21, and 23 for equalizing the local input / output data line pair LIO and LIOB in a logic low state by being controlled by a column address transition signal ATSB. One side is connected to an equalizing means and each of the local I / O data pairs LIO and LIOB, and the other side is a global I / O data line, for example, a second one. It is connected to the data line (normal data line) GIOi (i = 0, 1, 2, 3), respectively, and selectively controls the local I / O data pair LIO, LIOB and global I / O data line GIO in write mode and lead mode. Each data transmission means 50 for connection (detailed in FIG. 3 to be described later), the dummy input / output data line pair DLIO, and the normal data line DLIO of the DLIOB and the complementary data line DLIOB, respectively, connected to the lead selection signal RSi. Switching means 60 comprising enmos transistors 21 and 23, which are activated only when the gate is input into a logic high state, i.e., only in lead mode, and serve to transmit data, and the enmos transistor of the third switching means 60. References of the logic high and logic low states, which are data of the dummy input / output data line pair DLIOB and DLIO respectively connected to and transmitted by 21 and 23, respectively Input terminals are respectively connected to a fourth data line pair for transmitting data, for example, VREFH and VREFL, and the fourth data line pair VREFH, VREFL, and a second data line GIO, and are controlled by an input of a sensing enable signal PISOi. Amplification means for sensing and amplifying data and outputting the data to a third data line pair, for example, data input / output line pairs DIOi and DIOiB (i = 0, 1, 2, 3), for example, an input / output sense amplifier 30 (described later). 4) and an output terminal is connected to each of the second data lines and controlled by a write control signal PWR to drive data of a predetermined level input through the data input / output line pairs DIO and DIOB in the write mode. And a driving means for outputting the second data lines to the GIO, for example, a data input / output driver 40.

본 발명의 핵심에 불필요한 회로, 즉 로컬입출력데이터라인쌍 LIO, LIOB의 프리차아지 회로, 글로벌입출력데이터라인쌍 GIO의 로드 트랜지스터(Load Transistor) 등은 본 발명의 요지를 흐릴 수 있으므로 설명하지 않겠으며 또한 도면에서도 생략하기로 한다. 이러한 회로는 이 기술 분야에서 통상의 지식을 가진 자가 충분히 알 수 있다고 할 수 있다. 또한, 비트라인쌍으로부터 제1데이터라인쌍 예를 들면 로컬입출력데이터쌍까지의 데이터 경로를 합하여 비트라인쌍으로 단일화하고, 상기 제2데이터라인 예를 들면 글로벌 입출력데이터라인을 공통데이터라인으로 명칭을 준 것을 기술적 사상에서 나타내었다. 이것은 동일한 의미의 기술적 사상으로서 통상의 지식을 가진 자가 판단하여 충분히 알 수 있다고 할 수 있다. 따라서 이후라도 설명의 편의를 도모하기 위하여 상기 제1도 및 제2도에서 사용한 용어를 동일하게 사용하여 설명한다.Circuits unnecessary for the core of the present invention, namely, the local input / output data line pair LIO, the precharge circuit of the LIOB, the load transistor of the global input / output data line pair GIO, etc., may obscure the gist of the present invention. It will also be omitted in the drawings. Such a circuit can be said to be fully known to those skilled in the art. In addition, the data paths from the bit line pair to the first data line pair, for example, the local I / O data pair, are summed to unify the bit line pair, and the second data line, for example, the global input / output data line is designated as the common data line. What was given is shown in the technical idea. This is a technical idea having the same meaning, and it can be said that a person having ordinary knowledge can know it sufficiently. Therefore, the following terms will be described using the same terms used in FIGS. 1 and 2 for the convenience of description.

제3도는 제2도의 데이터 전송수단(리이드 및 라이트 제어회로)를 보여주는 상세 회로도이다. 제3도를 참조하면, 소정 레벨 및 상보 레벨의 데이터신호를 각각 전송하는 제1데이터라인쌍 예를 들면 로컬입출력데이터라인쌍 LIO, LIOB와, 도시되지 않은 입출력 센스앰프와 접속되어 노멀데이터(상보데이터가 포함안된 하나의 데이터)가 실린 제2데이터라인 GIO와, 상기 제1데이터라인쌍 LIO, LIOB중 상보데이터라인 LIOB와 제2데이터라인 GIO 사이에 접속되며, 라이트 선택신호 WSi에 의해 인에이블되는 전송 게이트 43 및 이에 접속된 인버터 41과 상기 제2 데이터라인 GIO의 출력을 반전하는 반전 수단 예를 들면 인버터 47과 라이트 모드시 제2데이터라인 GIO와 노멀데이터라인 LIO를 차단하는 엔모오스 트랜지스터 45로 구성되어 라이트 모드시 각각의 데이터라인들을 연결하기 위한 제1연결수단 51과, 상기 제1데이터라인쌍 LIO, LIOB 중 노멀데이터라인 LIO와 제2데이터라인 GIO 사이에 연결되어 리이드 모드시 리이드 선택신호 RSi에 의해 활성화되어 상기 노멀데이터라인 LIO와 제2데이터라인 GIO를 연결시키기 위한 제2연결수단 예를 들면 엔모오스 트랜지스터 49로 구성된다. 여기서, 라이트 동작은 상기 제1도에 보인 종래 기술과 같다.3 is a detailed circuit diagram showing the data transmission means (lead and write control circuit) of FIG. Referring to FIG. 3, a first data line pair for transmitting data signals of a predetermined level and complementary level, for example, a local input / output data line pair LIO and LIOB, and an input / output sense amplifier (not shown) are connected to normal data (complementary data). And a second data line GIO carrying data) and a complementary data line LIOB and a second data line GIO among the first data line pair LIO and LIOB, and are enabled by the write select signal WSi. Inverting means for inverting the transmission gate 43 and the inverter 41 connected thereto and the output of the second data line GIO, for example, the inverter 47 and the NMOS transistor 45 for blocking the second data line GIO and the normal data line LIO in the write mode. The first connection means 51 for connecting the respective data lines in the write mode, and the normal data line LIO and the second data of the first data line pair LIO, LIOB Connected between the atmospheres of the GIO lead mode is activated by the selection signal RSi is the lead constituting the second connecting means such as for example yen Mohs transistor 49 for connecting the normal data lines LIO and the second data lines GIO. Here, the write operation is the same as the prior art shown in FIG.

즉, 라이트 동작시에는 데이터입출력 드라이버에서 제2데이터라인 예를 들면 글로벌입출력데이터라인 GIO 또는 공통데이터라인을 드라이브하며, 글로벌입출력데이터라인 GIO와 로컬입출력데이터라인 LIO가 연결되는 부위에서 블럭선택정보와 라이트 인에이블 정보가 조합된 신호 예를 들면 라이트 선택신호 WSi가 논리 하이가 되는 블록에서 글로벌 입출력라인 GIO는 로컬 입출력라인 LIO(기술적 사상에서는 제1데이터라인쌍 중 노멀데이터라인 또는 비트라인쌍으로의 제1, 2 라이트 데이터중 제1라이트 데이터가 입력되는 비트라인)를 구동하며 글로벌입출력데이터라인 GIO의 입력을 받는 반전 수단 예를 들면 인버터 47의 출력이 로컬입출력데이터라인 LIOB(기술적 사상에서는 제1데이터라인쌍 중 상보데이터라인 또는 비트라인쌍으로의 제1, 2 라이트 데이터중 제2라이트 데이터가 입력되는 상보비트라인)를 구동하게 된다.In other words, during the write operation, the data input / output driver drives a second data line, for example, a global input / output data line GIO or a common data line, and selects block selection information at a portion where the global input / output data line GIO and the local input / output data line LIO are connected. In a block in which write enable information is combined, for example, in a block in which the write select signal WSi is logically high, the global I / O line GIO is a local I / O line LIO (in the technical concept, a normal data line or a bit line pair of the first data line pair). Inverting means for driving the bit line to which the first write data of the first and second write data are input and receiving the input of the global input / output data line GIO. For example, the output of the inverter 47 is the local input / output data line LIOB (in the technical concept, the first). First and second write days to complementary data lines or bit line pairs among data line pairs One is to drive a second light complementary bit lines in which data is input).

한편, 리이드 동작을 설명하면, 상기 제2도에서 컬럼선택라인 CSL이 턴온(Turn-On)되면 비트라인 센스앰프의 데이터가 로컬입출력데이터라인 LIO에 실리고 블록선택정보와 리이드 인에이블 정보의 조합된 신호인 리이드 선택신호 RSi가 논리 하이가 되면 로컬입출력데이터라인 LIO의 데이터 예를 들면 제1데이터 또는 소정레벨의 노멀데이터가 글로벌입출력데이터라인 GIO 예를 들면 제2데이터라인 또는 공통데이터라인에 전송된다. 종래 기술의 경우, 글로벌입출력데이터라인쌍 중 노멀데이터라인 GIO와 더불어 글로벌입출력데이터라인쌍 중 상보데이터라인 GIOB에도 데이터가 실리므로 입출력 센스앰프는 글로벌입출력데이터라인쌍 GIO, GIOB의 전류차 또는 전압차를 센싱하여 씨모오스(CMOS; Complimentary Metal Oxide Semiconductor) 레벨(Level)의 신호를 데이터입출력라인쌍 DIO, DIOB으로 실리게 하는데 비하여 본 발명의 경우, 글로벌입출력데이터라인쌍 중 상보데이터라인 GIOB가 없으므로 글로벌입출력데이터라인쌍 중 노멀데이터라인 GIO의 데이터를 비교 및 센싱하기 위한 별도의 기준레벨(기준데이터)를 가지는 데이터라인인 VREFH 및 VRERL이 필요하다.Meanwhile, referring to the read operation, when the column select line CSL is turned on in FIG. 2, the data of the bit line sense amplifier is loaded on the local I / O data line LIO, and the combination of the block selection information and the lead enable information is combined. When the lead selection signal RSi, which is a signal, becomes logic high, data of the local I / O data line LIO, for example, first data or normal data of a predetermined level, is transmitted to the global I / O data line GIO, for example, the second data line or the common data line. . In the prior art, since the data is also displayed in the complementary data line GIOB of the global input / output data line pairs as well as the normal data line GIO of the global input / output data line pairs, the input / output sense amplifier is a current difference or voltage difference between the global input / output data line pairs GIO and GIOB. In the present invention, since there is no complimentary metal oxide semiconductor (CMOS) level signal as a data input / output line pair DIO or DIOB, there is no complementary data line GIOB among the global input / output data line pairs. Among the input and output data line pairs, data lines VREFH and VRERL having separate reference levels (reference data) are required for comparing and sensing data of the normal data line GIO.

제4도는 본 발명에 따른 제2데이터라인(GIO)의 입출력 센스앰프(증폭수단)의 상세회로도이다. 제4도를 참조하면, 인버터 75와 인버터 77을 통하여 센싱 증폭된 노멀데이터 및 상보데이터를 데이터입출력라인쌍 DIO, DIOB로 각각 전송하기 위한 제1노드 N1 및 제2노드 N2와, 제2데이터라인 GIO의 데이터신호와 제4데이터라인쌍의 데이터신호 VREFH 및 VREFL의 전류 또는 전압 레벨의 차를 각각 감지하는 제3노드 N3 및 제4노드 N4와, 상기 전원전압 VCC를 공급하는 전원전압 단자에 일측이 접속되어 타측이 상기 제1노드 N1 및 제2노드 N2에 각각 접속되어 센싱인에이블신호 PISOi에 의해 게이팅되어 상기 제1노드 N1 및 제2노드 N2를 프리차아지하기 위한 프리차아지 회로 30C 예를 들면 피모오스 트랜지스터 61 및 63과, 상기 전원전압단자에 일측이 접속되고 타측이 각각 상기 제3노드 N3 및 제4노드 N4에 접속되어 감지되고 증폭된 데이터를 래치(Latch)하기 위한 각각 피모오스 트랜지스터 65, 69 및 엔모오스 트랜지스터 67, 71이 상호 접속[씨모오스(CMOS) 형태로 접속]된 래치 회로 30D와, 상기 제3노드 N3에 일단이 접속되고 타단이 제5노드 N5에 접속되며 상기 제2데이터라인 GIO를 게이트 입력으로 하여 상호 병렬접속된 엔모오스 트랜지스터 T1, T2와 상기 신호 VREFH 및 VREFL을 각각 게이트 입력으로 하고 일단이 상기 제4노드 N4에 접속되며 타단이 상기 제5노드 N5에 접속되어 상호 병렬접속된 엔모오스 트랜지스터 T3, T4로 구성된 센싱 회로 30B와, 상기 제5노드에 드레인(Drain)이 접속되고 접지전압 VSS 단자에 소오스(Source)가 접속되며 센싱인에이블신호 PISOi를 게이트 입력으로 하여 상기 센싱 회로 30B의 전류흐름을 제어하여 바이패스(Bypass) 시키는 패스 회로 30A로 구성되어 있다.4 is a detailed circuit diagram of an input / output sense amplifier (amplifying means) of the second data line GIO according to the present invention. Referring to FIG. 4, the first node N1 and the second node N2 and the second data line for transmitting the amplified normal data and the complementary data sensed through the inverter 75 and the inverter 77 to the data input / output line pairs DIO and DIOB, respectively. One side of the third node N3 and the fourth node N4 for detecting the difference between the current or voltage level of the data signal of the GIO and the data signals VREFH and VREFL of the fourth data line pair, and the power voltage terminal for supplying the power voltage VCC. A precharge circuit 30C for connecting the other node to the first node N1 and the second node N2 and being gated by the sensing enable signal PISOi to precharge the first node N1 and the second node N2. For example, PIM transistors 61 and 63 and one side connected to the power supply voltage terminal and the other side connected to the third node N3 and the fourth node N4, respectively, to latch the sensed and amplified data, respectively. Switch transistors 65 and 69 and en-MOS transistors 67 and 71 are interconnected (connected in the form of CMOS), one end of which is connected to the third node N3 and the other end of which is connected to the fifth node N5. The NMOS transistors T1 and T2 connected in parallel with the second data line GIO as a gate input and the signals VREFH and VREFL are respectively gate inputs, and one end is connected to the fourth node N4 and the other end is connected to the fifth node N5. A sensing circuit 30B consisting of the NMOS transistors T3 and T4 connected in parallel to each other, a drain connected to the fifth node, a source connected to the ground voltage VSS terminal, and a sensing enable signal PISOi. A pass circuit 30A which controls the current flow of the sensing circuit 30B and bypasses it as a gate input.

한편, 상기 제4도는 본 발명에 따른 입출력 센스앰프로 기준 전압 예를 들면 기준데이터가 두 개인 데이터라인 즉, 각각 논리 하이 및 논리 로우 상태의 데이터라인 VREFH, VREFL 예를 들면 기준이 입력단에 접속된 듀얼(Dual) 기준전압 센스앰프를 보여주는 도면이다. 상기 기준전압 예를 들면 VREFH, VREFL(여기서 데이터라인과 신호를 동일한 기호를 사용한다)은 각각 데이터 논리 하이와 논리 로우의 레벨을 갖는 기준 전압이다. 상기 소정 레벨의 전압들 VREFH와 VREFL은 더미 비트라인 센스앰프 및 더미 로컬입출력데이터라인 DLIO를 거쳐 더미 글로벌 입출력라인 GIO(여기서는 제4데이터라인쌍)에 실리는 데이터로 글로벌입출력데이터라인 GIO(여기서는 제2데이터라인)에 실리는 데이터와 같은 블록에 위치하는 더미 비트라인 센스앰프에서 읽어내는 값이므로 상기 VREFH, VREFL의 레벨값은 각각 제2데이터라인 예를 들면 글로벌입출력데이터라인 GIO의 데이터 논리 하이와 논리 로우와 동일한 레벨이다. 여기에서 제2데이터라인 예를 들면 글로벌입출력데이터라인 GIO의 데이터라 논리 하이인 경우 제1 및 제2엔 모오스 트랜지스터 T1, T2의 게이트 입력은 모두 논리 하이이고, 상기 신호 VREFH와 VREFL이 게이트로 입력되는 제3 및 제4엔모오스 트랜지스터 T3, T4의 게이트 전압이 각각 논리 하이와 논리 로우가 되므로, 이때 센싱인에이블신호 PIOSi가 논리 하이가 되는 경우 제3노드 N3의 전압이 제4노드 N4의 전압에 비하여 작아서 제3데이터라인 예를 들면 데이터입출력라인쌍 중 노멀데이터라인 DIO는 논리 하이, 데이터입출력라인쌍 중 상보데이터라인 DIOB는 논리 로우값을 래치한다. 한편, 글로벌입출력라인 GIO가 논리 로우이면, 반대로 제3노드 N3이 제4노드 N4보다 높아서 데이터입출력라인쌍 중 노멀데이터라인 DIO는 논리 로우, 데이터입출력라인쌍 중 상보데이터라인 GIOB는 논리 하이를 래치한다.4 illustrates an input / output sense amplifier according to the present invention, for example, a data line having two reference voltages, that is, data lines VREFH and VREFL having logic high and logic low states, respectively. A diagram showing a dual reference voltage sense amplifier. The reference voltages, for example, VREFH and VREFL (where the data lines and signals use the same symbols) are reference voltages having levels of data logic high and logic low, respectively. The voltages VREFH and VREFL of the predetermined level are data that is carried on the dummy global input / output line GIO (here, the fourth data line pair) via the dummy bit line sense amplifier and the dummy local I / O data line DLIO. Since the value read from the dummy bit line sense amplifier located in the same block as the data contained in the 2 data lines, the level values of VREFH and VREFL are respectively equal to the data logic high of the second data line, for example, the global input / output data line GIO. Same level as logic low. Here, in the case where the logic high of the second data line, for example, the data of the global input / output data line GIO, the gate inputs of the first and second N-MOS transistors T1 and T2 are all logic high, and the signals VREFH and VREFL are input to the gate. Since the gate voltages of the third and fourth NMOS transistors T3 and T4 become logic high and logic low, respectively, when the sensing enable signal PIOSi becomes logic high, the voltage of the third node N3 becomes the voltage of the fourth node N4. Compared to the third data line, for example, the normal data line DIO of the data input / output line pair is logic high, and the complementary data line DIOB of the data input / output line pair latches the logic low value. On the other hand, if the global input / output line GIO is logic low, on the contrary, the third node N3 is higher than the fourth node N4 so that the normal data line DIO of the data input / output line pair is a logic low, and the complementary data line GIOB of the data input / output line pair latches a logic high. do.

제5도는 본 발명에 따른 더미 비트라인 센스앰프의 엔형 센스앰프의 구체적인 회로도이다. 제5도를 참조하면, 더미 비트라인쌍 DBL, DBLB 사이에 양단이 각각의 드레인 및 소오스가 접속되어 래치형태의 센싱 증폭을 하는 엔모오스 트랜지스터 79, 81로 구성되어 있다. 여기서, 더미 비트라인 센스앰프의 비트라인 DBL, DBLB의 데이터가 각각 더미 로컬입출력데이터라인 DLIO, 제4데이터라인쌍 예를 들면 더미 글로벌입출력데이터라인쌍에 실려서 상기 신호 VREFL, VREFH의 레벨이 되므로 더미 비트라인쌍 DBL, DBLB에 실린 쎌 데이터는 무엇이거나 상관없지만, 쎌 데이터가 비트라인 센싱시 충분한 차아지 세어링(Charge Sharing) 전압을 갖지 못할 경우, 센싱속도가 비트라인 센스앰프의 센싱속도에 비하여 크게 느려질 가능성이 있으므로 상기 신호 VREFH, VREFL이 제2데이터라인 예를 들면 글로벌입출력데이터라인 GIO의 데이터의 논리상태 하이 또는 로우값과 차이가 날 가능성이 있다. 따라서, 본 발명에서는 더미 비트라인 센스앰프의 엔형 센스앰프를 구성하는 두 개의 엔모오스 트랜지스터의 문턱전압을 다르게 하여 쎌에 일정 데이터가 저장되어 노멀 비트라인 센스앰프의 센싱속도와 같게 하였다.5 is a detailed circuit diagram of the n-type sense amplifier of the dummy bit line sense amplifier according to the present invention. Referring to FIG. 5, both ends and sources of dummy bit line pairs DBL and DBLB are connected to each other, and are composed of NMOS transistors 79 and 81 for latching sensing amplification. In this case, the data of the bit lines DBL and DBLB of the dummy bit line sense amplifier is loaded on the dummy local I / O data line DLIO and the fourth data line pair, for example, the dummy global I / O data line pairs, so that the levels of the signals VREFL and VREFH become levels. The data on the bit line pair DBL and DBLB may be anything, but if the data does not have sufficient charge sharing voltage when sensing the bit line, the sensing speed is higher than that of the bit line sense amplifier. Since the signals VREFH and VREFL may be significantly slowed down, there is a possibility that the signals VREFH and VREFL differ from the logic state high or low values of the data of the second data line, for example, the global input / output data line GIO. Accordingly, in the present invention, the threshold voltages of the two NMOS transistors constituting the N-type sense amplifier of the dummy bit line sense amplifier are different so that constant data is stored at 쎌 to be equal to the sensing speed of the normal bit line sense amplifier.

또한, 더미 비트라인 센스앰프의 엔형 센스앰프로 더미 비트라인쌍 중 노멀비트라인 BLB에 연결된 엔모오스 트랜지스터 81의 문턱전압이 더미 상보비트라인 DBLB에 연결되는 엔모오스 트랜지스터 79의 문턱전압에 비하여 0.1V∼0.2V 정도 작아서 더미 비트라인쌍에 연결된 쎌에 항상 데이터 논리 로우가 저장된다. 따라서 더미 비트라인 센스앰프의 더미 컬럼선택라인은 컬럼 어드레스 정보를 받지 않으며 인에이블 시점은 노멀 비트라인 센스앰프의 인에이블 시점과 같다. 입출력 센스앰프가 전압 센싱 형태이므로 컬럼 어드레스 천이시마다 입출력 라인을 등화하여야 비트라인 센스앰프의 데이터가 로컬 입출력라인 LIO의 데이터에 의하여 방해를 받지 않는다. 본 발명에서는 컬럼 어드레스 천이를 감지하는 신호인 컬럼어드레스 천이신호 ATSB가 로컬입출력데이터라인 LIO, LIOB를 연결하는 피모오스 트랜지스터들을 턴온하여 로컬 입출력라인 LIO, LIOB을 등화한다. 글로벌 입출력라인 GIO는 로드 트랜지스터에 의하여 작은 스윙(Small Swing)을 하고 상기 신호 ATSB가 논리 로우인 구간동안 논리 하이로 프리차아지하도록 구성한다.In addition, the threshold voltage of the NMOS transistor 81 connected to the normal bit line BLB of the dummy bit line pair as the n-type sense amplifier of the dummy bit line sense amplifier is 0.1V compared to the threshold voltage of the NMOS transistor 79 connected to the dummy complementary bit line DBLB. As small as ~ 0.2V, data logic rows are always stored at the pins connected to the dummy bit line pairs. Therefore, the dummy column select line of the dummy bit line sense amplifier does not receive column address information, and the enable time is the same as the enable time of the normal bit line sense amplifier. Since the input / output sense amplifier is a voltage sensing type, the input / output line must be equalized at every column address transition so that the data of the bit line sense amplifier is not disturbed by the data of the local input / output line LIO. In the present invention, the column address transition signal ATSB, which is a signal for detecting a column address transition, turns on PMOS transistors connecting the local I / O data lines LIO and LIOB to equalize the local I / O lines LIO and LIOB. The global input / output line GIO is configured to perform a small swing by a load transistor and precharge to a logic high during a period in which the signal ATSB is logic low.

제6도는 본 발명에 따른 동작 타이밍도이다. 제6도를 참조하면, 상기 로우 어드레스스트로우브 신호 RASB가 논리 로우로 인에이블되고 이에 따라 컬럼어드레스스트로우브 신호 CASB가 논리 로우로 인에이블됨에 따라서 로우어드레스 Ai 및 컬럼어드레스 CA1, CA2가 순차적으로 출력된다. 이어서 상기 로우어드레스 스트로우브 신호 RASB에 의해 리이드 모드를 알리는 리이드 선택신호 RSi가 논리 하이로 인에이블되고, 또한 소정시간 후 컬럼어드레스가 출력됨에 따라 컬럼어드레스 천이신호 ATSB가 논리 로우에서 논리 하이로 인에이블되고 이때 해당 컬럼선택라인 CSL1, CSL가 상기 컬럼어드레스에 의해 논리 하이로 인에이블 된다. 또한 상기 컬럼어드레스 천이신호 ATSB의 논리 하이에 응답하여 센싱인에이블신호 PISOi가 논리 하이로 되어 센싱 및 증폭이 이루어지게 된다. 여기서 센싱인에이블신호 PISOi가 논리 로우인 구간은 입출력 센스앰프에 프리차아지가 행해지고 있다. 이에 따라서, 제1데이터라인의 노멀데이터라인 LIO는 비동작시 전원전압의 절반인 1/2VCC로 프리차아지되어 있다가 상기 센싱인에이블신호 PISOi의 논리 하이에 응답하여 데이터 레벨이 약간 논리 하이 및 논리 로우로 디벨로프(Develop)하게 되고 상기 센싱인에이블신호 PISOi가 논리 로우인 상태일 때에는 동작하면서 프리차아지를 하게 된다. 이에 따라 제2데이터라인 GIO는 전원전압 VCC 레벨로 프리차아지하고 있다가 상기 제1데이터라인 LIO의 레벨신호에 의해 약간의 논리 로우값을 가지는 부분이 생긴다. 이때 동시에 상기 신호 VREFH 및 VREFL이 동일한 구간에서 상기 제2데이터라인 GIO와 동일한 레벨로 디벨로프하게 된다. 상기 제2데이터라인 GIO의 레벨의 디벨로프 구간과 상기 신호 VREFH 및 VREFL이 각각 입력되는 구간에서 데이터입출력라인쌍 DIO, DIOB에 데이터가 실려 출력되게 된다. 여기서는 전류센스엠프를 예를 들어 설명하고 있으나, 전압센스앰프를 사용하여도 본 발명의 요지에 영향을 주지 않는다.6 is an operation timing diagram according to the present invention. Referring to FIG. 6, the row address Ai and the column addresses CA1 and CA2 are sequentially outputted as the row address strobe signal RASB is enabled as a logic low and thus the column address strobe signal CASB is enabled as a logic low. do. Subsequently, the lead select signal RSi indicating the lead mode is enabled by the low address strobe signal RASB to logic high, and the column address transition signal ATSB is enabled from logic low to logic high as the column address is output after a predetermined time. At this time, the column selection lines CSL1 and CSL are enabled to be logic high by the column address. In addition, in response to the logic high of the column address transition signal ATSB, the sensing enable signal PISOi becomes a logic high to sense and amplify. Here, precharge is performed in the input / output sense amplifier in the section in which the sensing enable signal PISOi is logic low. Accordingly, the normal data line LIO of the first data line is precharged to 1/2 VCC, which is half of the power supply voltage during non-operation, and the data level is slightly high in response to the logic high of the sensing enable signal PISOi. When the sensing enable signal PISOi is in a logic low state, it is developed in a logic low state and is precharged. Accordingly, the second data line GIO is precharged to the power supply voltage VCC level, and a portion having a small logic low value is generated by the level signal of the first data line LIO. At the same time, the signals VREFH and VREFL develop at the same level as the second data line GIO in the same period. Data is loaded on the data input / output line pairs DIO and DIOB during a development period of the level of the second data line GIO and a period in which the signals VREFH and VREFL are respectively input. Although a current sense amplifier has been described here as an example, the use of a voltage sense amplifier does not affect the gist of the present invention.

제7도는 본 발명에 따른 다른 실시예도이다. 제7도를 참조하면, 상기 제2도에서의 별도의 더미 비트라인 센스앰프, 더미 입출력라인, 더미 글로벌 입출력라인을 제거하여 사용하지 않고 레벨전압 발생수단 600을 별도로 추가하여 상기 레벨신호 VREFH, VREFL를 기준전압으로 별도로 발생시킨다. 즉 비교대상이 되는 기준데이터를 발생시킴으로써 증폭수단 예를 들면 입출력 센스앰프 30에 입력하여 제2데이터라인 예를 들면 글로벌입출력데이터라인 GIO의 데이터를 센싱한다. 상기 제2도의 일실시예에서 사용하였던 더미 비트라인 센스앰프, 더미 로컬입출력데이터라인, 더미 글로벌입출력데이터라인을 사용하지 않으므로 레이아웃(Layout) 면적이 작아지며, 더미 글로벌입출력데이터라인이 동작하지 않으므로 동작전류 감소 효과가 더 크다. 그러나 글로벌 입출력 라인 GIO의 데이터가 논리 하이 또는 논리 로우인 경우와 동일한 레벨 값을 가지는 상기 신호 VREFH, VREFL을 발생시키는데 어려움이 있으므로, 글로벌입출력데이터라인 GIO의 스윙(Swing)을 크게 하고 글로벌입출력데이터라인이 충분하게 디벨로프될 수 있을 정도의 지연을 준 후 입출력 센스앰프를 동작시키면 된다. 따라서, 데이터라인의 개수를 아주 적은 개수로 줄일 수 있으므로 전류소모를 크게 줄일 수 있는 효과가 있다.7 is another embodiment according to the present invention. Referring to FIG. 7, the level signals VREFH and VREFL are added by separately adding the level voltage generating means 600 without removing and using the separate dummy bit line sense amplifier, dummy input / output line, and dummy global input / output line in FIG. 2. Generates separately as the reference voltage. That is, by generating the reference data to be compared, the amplification means, for example, is input to the input / output sense amplifier 30 to sense data of the second data line, for example, the global input / output data line GIO. Since the dummy bit line sense amplifier, the dummy local I / O data line, and the dummy global I / O data line used in the embodiment of FIG. 2 are not used, the layout area is reduced, and the dummy global I / O data line does not operate. The current reduction effect is greater. However, since it is difficult to generate the signals VREFH and VREFL having the same level value as when the data of the global input / output line GIO is logic high or logic low, the swing of the global input / output data line GIO is increased and the global input / output data line is increased. This delay can be sufficiently developed, and then the input / output sense amplifier can be operated. Therefore, since the number of data lines can be reduced to a very small number, current consumption can be greatly reduced.

상기한 본 발명에 따르면, 컬럼선택라인 CSL이 인에이블되면 비트라인 센스앰프에서 센싱된 비트라인쌍 BL, BLB의 데이터를 다시 제1데이터라인쌍 예를 들면 로컬입출력데이터라인쌍 LIO, LIOB에 전송하고, 블록선택신호와 같은 특정 신호에 의하여 제1데이터라인 예를 들면 로컬입출력데이터라인쌍 LIO, LIOB의 데이터를 다시 글로벌입출력데이터라인쌍 GIO, GIOB에 실어 입출력 센스앰프에 데이터를 전송하는 구조를 가지는 반도체 메모리 장치에 있어서, 제2데이터라인 예를 들면 글로벌입출력라인 GIO가 상보적으로 구성되지 않고 하나의 싱글라인(Single Line)으로 하여 데이터 라이트 뿐만 아니라, 리이드시에도 글로벌입출력라인 GIO에만 동작하여 동작 전류가 감소된다. 데이터 리이드시 입출력라인의 데이터만이 글로벌 입출력라인 GIO에 실리므로 데이터 논리 하이(High) 또는 논리 로우(Low)가 실리는 제4데이터라인쌍 예를 들면 더미(Dummy) 글로벌 입출력데이터라인쌍 VREFH, VREFL이 별도로 존재하여 증폭수단 예를 들면 입출력 센스앰프에 기준전압을 제공하여 글로벌입출력라인 GIO의 데이터를 센싱한다. 즉, 본 발명의 핵심요지를 설명하면, 종래 기술에서 데이터 리이드시 컬럼선택라인 CSL이 턴온(Trun-On)되어 4개쌍의 글로벌 입출력라인쌍 GIO, GIOB가 동작하는 경우에 글로벌 입출력라인쌍 중 노멀데이터라인 GIO, 글로벌 입출력라인쌍 중 상보데이터라인 GIOB 중 하나는 반드시 방전(Discharge) 또는 프리차아지 되므로 4개쌍의 데이터라인이 동작하게 되나, 본 발명에서는 제2데이터라인 예를 들면 글로벌 입출력라인 GIO의 프리차아지 레벨이 외부전원전압 VCC인 경우 데이터 논리 로우 예를 들면 논리 0의 리이드시에만 글로벌 입출력라인 GIO가 동작하므로 평균적으로 2개의 글로벌 입출력라인만이 동작하며, 기준전압 논리 로우를 만드는 제4데이터라인쌍 중 하나의 데이터라인 예를 들면 더미 글로벌 입출력라인 1개까지 포함하여 3개의 글로벌 입출력라인 GIO가 동작한다. 따라서 종래 기술에 비하여 글로벌 입출력라인의 동작에 소모되는 전류가 25% 정도 감소한다. 증폭수단 예를 들면 입출력 센스앰프의 기준전압을 제4데이터라인쌍 예를 들면 더미 글로벌 입출력라인쌍 VREFH, VREFL 대신 다른 방식으로 발생시키면 동작되는 제2데이터라인 예를 들면 글로벌 입출력라인 GIO는 2개로 글로벌 입출력라인 GIO의 동작 전류가 50% 감소한다. 즉 8개 라인 동작을 4개 라인 동작으로 감소시키게 되는 효과가 있다.According to the present invention, when the column select line CSL is enabled, the data of the bit line pair BL and BLB sensed by the bit line sense amplifier is transmitted to the first data line pair, for example, the local input / output data line pair LIO and LIOB. The first data line, for example, the data of the local I / O data line pair LIO and LIOB is again loaded into the global I / O data line pair GIO and GIOB according to a specific signal such as a block selection signal. In a semiconductor memory device having a second data line, for example, the global input / output line GIO is not complementarily configured, and is operated as a single line to operate not only the data write but also the global input / output line GIO during read. The operating current is reduced. Since only the data of the I / O line is loaded on the global I / O line GIO during data read, the fourth data line pair carrying data logic high or logic low, for example, dummy global I / O data line pair VREFH, Since VREFL exists separately, a reference voltage is provided to an amplification means, for example, an input / output sense amplifier, to sense data of the global input / output line GIO. In other words, when the core of the present invention is described, the normal of the global I / O line pairs when the column selection line CSL is turned on during data read and the four global I / O line pairs GIO and GIOB operate in the prior art. Since one of the data line GIO and the complementary data line GIOB of the global input / output line pair is necessarily discharged or precharged, four pairs of data lines operate, but in the present invention, the second data line, for example, the global input / output line GIO When the precharge level of VCC is the external power supply voltage VCC, the global I / O line GIO operates only at the logic logic lead, for example, so only two global I / O lines operate on average, creating a reference voltage logic low. Three global I / O line GIOs, including one data line, for example one dummy global I / O line, It works. Therefore, compared to the prior art, the current consumed for the operation of the global input / output line is reduced by about 25%. Amplification means For example, the second data line that is operated when the reference voltage of the input / output sense amplifier is generated in another manner instead of the fourth data line pair, for example, the dummy global input / output line pairs VREFH and VREFL, for example, the global input / output line GIO is divided into two. The operating current of the global I / O line GIO is reduced by 50%. In other words, the eight-line operation is reduced to four-line operation.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.

Claims (12)

워드라인에 접속되며 해당 비트라인쌍에 각각 접속된 다수의 메모리 쎌을 갖는 메모리 쎌 어레이와, 상기 비트라인쌍 사이에 접속되어 데이터를 센싱 증폭하여 출력하기 위한 제1비트라인 센스앰프들과, 데이터라인과 상보데이터 라인을 각각 가지는 제1데이터라인쌍 및 제3데이터라인쌍과, 상기 비트라인쌍 사이에 접속되어 컬럼선택라인으로부터의 컬럼선택정보에 응답하여 선택된 상기 비트라인쌍과 상기 제1데이터라인쌍을 스위칭 접속하는 제1스위칭 수단들을 구비하는 반도체 메모리 장치에 있어서, 상기 워드라인에 접속되어 일정한 상기 데이터를 저장하여 입출력하는 더미 메모리 쎌과, 상기 더미 메모리 쎌과 접속되어 소정의 상기 데이터를 전송하기 위한 더미 비트라인쌍과, 상기 더미 비트라인쌍에 양단이 접속되어 상기 데이터를 소정 레벨로 센싱 증폭하기 위한 더미 비트라인 센스앰프와, 상기 더미 비트라인쌍의 양단에 일측이 접속되며 전원전압에 의해 항상 활성화되어 상기 비트라인쌍 상의 노멀 및 상보 데이터를 타측으로 출력하는 제2스위칭 수단과, 상기 제2스위칭 수단의 두 개의 출력단에 각각 접속되어 상기 더미 비트라인쌍에 실린 각각의 상기 데이터를 리이드 모드시 리이드 선택신호의 입력에 응답하여 전송하기 위한 더미 데이터라인쌍과, 상기 더미 데이터라인쌍에 접속되어 상기 리이드 모드시에만 상기 더미 데이터라인쌍상의 소정의 레벨 및 상보 레벨의 데이터를 상기 제3데이터라인쌍으로 전송하기 위한 제4데이터라인쌍과, 상기 리이드 모드시 상기 제1데이터라인쌍의 상기 노멀 데이터만을 전송하는 상기 제1데이터라인쌍의 데이터라인의 절반 개수의 제2데이터라인과, 상기 제1데이터라인쌍들과 상기 제2데이터라인 사이에 각각 접속되어, 상기 리이드 선택신호의 입력에 응답하여 상기 제1데이터라인쌍 중 데이터라인의 데이터를 상기 제2데이터라인으로 전송하며, 라이트 선택신호의 입력에 응답하여 상기 제2데이터라인의 노멀데이터 및 그 반전된 신호를 상기 제1데이터라인쌍의 데이터라인 및 상보데이터라인으로 전송하는 데이터 전송수단을 구비함을 특징으로 하는 반도체 메모리 장치.A memory array having a plurality of memory arrays connected to a word line and connected to a corresponding bit line pair, first bit line sense amplifiers connected between the pair of bit lines, for sensing and amplifying and outputting data; First and third data line pairs each having a line and a complementary data line, and the bit line pair and the first data connected between the bit line pair and selected in response to column selection information from a column selection line. A semiconductor memory device having first switching means for switching and connecting line pairs, the semiconductor memory device comprising: a dummy memory (V) connected to the word line to store and input the predetermined data, and a predetermined memory connected to the dummy memory (V); Both ends of the dummy bit line pair for transmission and the dummy bit line pair are connected to predetermined data. A dummy bit line sense amplifier for bell-sensing amplification, a second switching means connected at both ends of the dummy bit line pair and always activated by a power supply voltage to output normal and complementary data on the bit line pair to the other side; A dummy data line pair connected to two output terminals of the second switching means, respectively, for transmitting the respective data carried in the dummy bit line pair in response to an input of a lead selection signal in lead mode; A fourth data line pair connected to a pair to transmit data of a predetermined level and complementary levels on the dummy data line pair to the third data line pair only in the lead mode, and the first data line in the lead mode. Half the number of second data of the data lines of the first pair of data lines for transmitting only the normal data of the pair A line and connected between the first data line pairs and the second data line, respectively, to transmit data of a data line of the first data line pair to the second data line in response to an input of the lead selection signal. And data transmission means for transmitting the normal data of the second data line and its inverted signal to the data line and the complementary data line of the first data line pair in response to an input of a write selection signal. Semiconductor memory device. 제1항에 있어서, 상기 더미 비트라인 센스앰프의 엔형 센스앰프가 서로 다른 문턱 전압을 가지는 두 개의 엔모오스 트랜지스터가 교차 커플된 래치형태임을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the N-type sense amplifier of the dummy bit line sense amplifier has a latched form in which two NMOS transistors having different threshold voltages are cross-coupled. 제1항에 있어서, 상기 더미 데이터라인쌍이 상기 리이드 선택신호에 응답하여 상기 리이드 모드시에만 상기 제3데이터라인쌍으로 소정 레벨의 데이터를 전송하기 위한 제3스위칭 수단을 더 구비함을 특징으로 하는 반도체 메모리 장치.The method of claim 1, wherein the dummy data line pair further comprises third switching means for transmitting a predetermined level of data to the third data line pair only in the read mode in response to the lead selection signal. Semiconductor memory device. 제1항에 있어서, 상기 데이터 전송수단이, 라이트 모드시 상기 라이트 선택 신호의 입력에 응답하여 상기 제2데이터라인과 상기 제1데이터라인쌍의 데이터라인 및 상보데이터라인을 연결하는 제1연결수단과, 상기 제2데이터라인과 상기 제1데이터라인쌍의 데이터라인 사이에 접속되어 리이드 모드시 상기 리이드 선택신호의 입력에 스위칭되어 상기 제2데이터라인의 노멀데이터 신호를 상기 제1데이터라인쌍의 상보데이터라인으로 공급하는 제2연결수단으로 구성함을 특징으로 하는 반도체 메모리 장치.The first connection means of claim 1, wherein the data transmission means connects the second data line and the data line and the complementary data line of the first data line pair in response to an input of the write selection signal. And connected between the second data line and the data line of the first data line pair and switched to an input of the lead selection signal in a read mode to convert the normal data signal of the second data line of the first data line pair. And a second connection means for supplying the complementary data line. 제4항에 있어서, 상기 제1연결수단이, 상기 제2데이터라인의 노멀데이터 신호를 반전하는 반전수단과, 상기 반전수단의 출력노드와 상기 제1데이터라인쌍의 상보데이터라인의 사이에 채널이 형성되며 상기 라이트 선택신호에 의해 스위칭되는 전송 게이트와, 상기 제2데이터라인과 상기 제1데이터라인쌍의 노멀데이터라인 사이에 접속되어 상기 제1데이터라인의 노멀데이터 신호를 상기 라이트 선택신호로서 제어되어 스위칭하는 엔모오스 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치.5. The apparatus of claim 4, wherein the first connection means comprises: inverting means for inverting the normal data signal of the second data line, and a channel between the output node of the inverting means and the complementary data line of the first data line pair. Is formed and is connected between the transfer gate switched by the write selection signal and the normal data line of the second data line and the first data line pair to form the normal data signal of the first data line as the write selection signal. A semiconductor memory device comprising an enMOS transistor that is controlled and switched. 제1항에 있어서, 상기 제1데이터라인쌍 및 더미 데이터라인쌍들이, 컬럼 어드레스 천이시 상기 제1데이터라인쌍 및 더미 데이터라인쌍 각각의 레벨을 동일한 레벨로 등화하는 등화수단을 각각 더 구비함을 특징으로 하는 반도체 메모리 장치.2. The apparatus of claim 1, wherein each of the first data line pair and the dummy data line pair further includes equalization means for equalizing the levels of each of the first data line pair and the dummy data line pair to the same level when the column address transitions. A semiconductor memory device, characterized in that. 워드라인에 접속되며 해당 비트라인쌍에 각각 접속된 다수의 메모리 쎌을 갖는 메모리 쎌 어레이와, 상기 비트라인쌍 사이에 접속되어 데이터를 센싱 증폭하여 출력하기 위한 제1비트라인 센스앰프들과, 노멀데이터라인과 상보데이터라인을 각각 가지는 제1데이터라인쌍 및 제3데이터라인쌍과, 상기 비트라인쌍 사이에 접속되어 컬럼선택라인으로부터의 컬럼선택정보에 응답하여 선택된 상기 비트라인쌍과 상기 제1데이터라인쌍을 스위칭 접속하는 제1스위칭 수단들을 구비하는 반도체 메모리 장치에 있어서, 상기 워드라인에 접속되어 일정한 상기 데이터를 저장하여 입출력하는 더미 메모리 쎌과, 상기 더미 메모리 쎌과 접속되어 소정의 상기 데이터를 전송하기 위한 더미 비트라인쌍과, 상기 더미 비트라인쌍에 양단이 접속되어 상기 데이터를 소정 레벨로 센싱 증폭하기 위한 더미 비트라인 센스앰프와, 상기 더미 비트라인쌍의 양단에 일측이 접속되며 전원 전압에 의해 항상 활성화되어 상기 비트라인쌍 상의 노멀 및 상보 데이터를 타측으로 출력하는 제2스위칭 수단과, 상기 제2스위칭 수단의 두 개의 출력단에 각각 접속되어 상기 더미 비트라인쌍에 실린 각각의 상기 데이터를 리이드 모드시 리이드 선택신호의 입력에 응답하여 전송하기 위한 더미 데이터라인쌍과, 상기 더미 데이터라인쌍에 접속되어 상기 리이드 모드시에만 상기 더미 데이터라인쌍상의 소정의 레벨 및 상보 레벨의 데이터를 전송하기 위한 제4데이터라인쌍과, 상기 리이드 모드시 상기 제1데이터라인쌍의 상기 노멀 데이터만을 전송하는 상기 제1데이터라인쌍의 데이터라인의 절반 개수의 제2데이터라인과, 상기 제2데이터라인쌍 및 상기 제4데이터라인쌍의 데이터 입력에 응답하여 상기 데이터를 센싱 증폭하여 상기 제3데이터라인쌍으로 전송하기 위한 증폭수단과, 상기 제1데이터라인쌍들과 상기 제2데이터라인 사이에 각각 접속되어, 상기 리이드 선택신호의 입력에 응답하여 상기 제1데이터라인쌍중 노멀데이터라인의 데이터를 상기 제2데이터라인으로 전송하며, 라이트 선택신호의 입력에 응답하여 상기 제2데이터라인의 노멀데이터 및 그 반전된 신호를 상기 제1데이터라인쌍의 노멀데이터라인 및 상보데이터라인으로 전송하는 데이터 전송수단을 구비함을 특징으로 하는 반도체 메모리 장치.A memory array having a plurality of memory arrays connected to a word line and connected to a corresponding bit line pair, first bit line sense amplifiers connected between the pair of bit lines, for sensing and amplifying and outputting data; The first pair of data lines and the third pair of data lines each having a data line and a complementary data line, and the bit line pair and the first pair connected between the bit line pairs and selected in response to column selection information from a column selection line. A semiconductor memory device having first switching means for switching and connecting a pair of data lines, said semiconductor memory device comprising: a dummy memory VII connected to said word line for storing and inputting said constant data, and said predetermined memory connected to said dummy memory VII; A pair of dummy bit lines for transmitting a plurality of bits, and both ends of the dummy bit line pair A dummy bit line sense amplifier for sensing and amplifying at a level, and a second switching means connected at one end of the dummy bit line pair and always activated by a power supply voltage to output normal and complementary data on the bit line pair to the other side And a dummy data line pair connected to two output terminals of the second switching means, respectively, for transmitting the respective data carried in the dummy bit line pair in response to an input of a lead selection signal in lead mode, and the dummy data. A fourth data line pair connected to a line pair for transmitting data of a predetermined level and complementary levels on the dummy data line pair only in the lead mode, and only the normal data of the first data line pair in the lead mode A second number of second data lines of the data lines of the first data line pair to be transmitted, and the second day Amplifying means for sensing and amplifying the data in response to data input of the line pair and the fourth data line pair and transmitting the amplified data to the third data line pair, between the first data line pair and the second data line; Respectively connected to transmit data of a normal data line of the first pair of data lines to the second data line in response to an input of the lead selection signal, and normal of the second data line in response to an input of a write selection signal; And data transfer means for transferring data and the inverted signal thereof to the normal data line and the complementary data line of the first data line pair. 제7항에 있어서, 상기 제4데이터라인쌍의 소정 레벨 및 상보 레벨의 데이터가 각각 확실한 논리 하이 및 논리 로우값이며, 상기 증폭수단의 소정의 입력단에 기준레벨로서 공급됨을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device according to claim 7, wherein data of a predetermined level and a complementary level of said fourth data line pair are of a certain logic high and logic low value, respectively, and are supplied as a reference level to a predetermined input terminal of said amplifying means. . 제7항에 있어서, 상기 증폭수단이, 상기 센싱인에이블신호에 의해 게이팅되어 전류 또는 전압을 접지전압단자로 바이패스시키기 위한 패스 회로와, 일측이 전원전압단자에 접속되고 타측이 제1노드 및 제2노드에 각각 접속되어 상기 센싱인에이블신호에 의해 활성화되어 상기 제1노드 및 제2노드를 프리차아지하기 위한 프리차아지 회로와, 일측이 상기 전원전압단자에 접속되고 타측이 제3노드 및 제4노드에 각각 접속되며 출력단이 상기 제1노드 및 제2노드에 각각 접속되어 상기 제3노드 및 제4노드로부터의 소정 레벨의 전압을 래치하여 출력하기 위한 래치회로와, 일측이 상기 제3노드 및 제4노드에 접속되며 타단이 상기 패스 회로의 입력단에 접속되어, 각각 상기 제2데이터 라인의 데이터와 상기 제4데이터라인쌍의 소정 레벨 및 상보 레벨의 데이터에 응답하여 각각 상기 제3노드와 제4노드의 신호레벨의 차를 비교 센싱하기 위한 센싱 회로와, 상기 제1노드 및 제2노드상의 상기 신호레벨값을 반전하여 각각 상기 제3데이터라인쌍의 노멀데이터라인과 상보데이터라인으로 출력하기 위한 반전회로로 구성됨을 특징으로 하는 반도체 메모리 장치.8. The circuit of claim 7, wherein the amplifying means is gated by the sensing enable signal to bypass current or voltage to the ground voltage terminal, and one side is connected to the power supply voltage terminal and the other is connected to the first node. A precharge circuit connected to a second node and activated by the sensing enable signal to precharge the first node and the second node, one side of which is connected to the power supply voltage terminal, and the other side of which is a third node; And a latch circuit connected to a fourth node and having an output terminal connected to the first and second nodes, respectively, for latching and outputting a predetermined level of voltage from the third and fourth nodes, and one side of the first node. A third node and a fourth node, the other end of which is connected to an input terminal of the pass circuit, so that the data of the data of the second data line and the predetermined level and complementary level of the fourth data line pair are respectively. A sensing circuit for comparing and sensing the difference between the signal levels of the third node and the fourth node, respectively, and inverting the signal level values on the first node and the second node, respectively, in response to the third data line pair. And an inverting circuit for outputting the normal data line and the complementary data line. 제9항에 있어서, 상기 패스 회로가 엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.10. The semiconductor memory device according to claim 9, wherein said pass circuit is comprised of an enMOS transistor. 제9항에 있어서, 상기 센싱 회로가, 상기 제3노드와 상기 패스 회로 사이에 각각 상호 병렬접속된 제1 및 제2 엔모오스 트랜지스터와, 상기 제4노드와 상기 패스회로 사이에 각각 상호 병렬접속된 제3 및 제4엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.10. The method of claim 9, wherein the sensing circuit is connected to each other between the first node and the second enMOS transistor and the fourth node and the pass circuit connected in parallel between the third node and the pass circuit, respectively. And a third and fourth NMOS transistors. 휘발성 반도체 메모리 장치에 있어서, 억세스 트랜지스터와 스토리지 캐패시터로 이루어진 단위 쎌을 복수로 가지며, 상기 단위 쎌들이 각기 행방향에서 워드라인과, 열방향에서 비트라인쌍에 매트릭스 형태로 배열되고, 상기 비트라인쌍간에는 비트라인 센스앰프가 접속되어진 메모리 쎌 어레이와, 상기 비트라인쌍과 공통데이터라인간에 위치되며, 리이드 모드시에는 상기 비트라인 센스앰프에 의해 디벨로프된 제1, 2데이터중에서 상기 제1데이터만을 단일의 상기 공통데이터라인으로 전송하고, 라이트 모드시에는 상기 공통데이터라인을 통해 인가되는 라이트용 데이터를 제1, 2라이트 데이터로 변환하여 상기 비트라인쌍의 각각에 제공하는 데이터 전송수단을 가짐을 특징으로 하는 휘발성 반도체 메모리 장치.In a volatile semiconductor memory device, each of the plurality of units (V) comprising an access transistor and a storage capacitor is arranged in a matrix form on a word line in a row direction and a pair of bit lines in a column direction. It is located between the memory array and the bit line pair and the common data line connected to the bit line sense amplifier, and in the read mode, only the first data among the first and second data developed by the bit line sense amplifier And a data transmission means for transmitting to the single common data line and converting the write data applied through the common data line into first and second write data and providing them to each of the bit line pairs. A volatile semiconductor memory device characterized by the above-mentioned.
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