KR970071278A - Implementation of Fixed Segmentation of Buffer RAM - Google Patents

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KR970071278A
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박정일
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김광호
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Abstract

본 발명은 하드 디스크 드라이버 등의 기억장치에 버퍼로 사용되는 램의 어드레스 공간을 여러개로 구분함으로써, 버퍼의 사용효율을 향상시키는 버퍼램의 고정된 세그먼테이션의 구현장치에 관한 것으로서, 그 구성은 초기에는 상기 마이크로프로세서의 인에이블 신호에 의해 상기 마이크로프로세서의 데이터를 출력하고, 이후에는 선택된 램의 어드레스 번지를 선택하여 출력하는 멀티플렉서; 상기 멀티플렉서로부터 초기에 출력되는 마이크로프로세서의 데이터를 싣고, 이후에는 램의 어드레스 번지에 싣는 어드레스 포인터; 세그먼트 크기를 결정하는 세그먼트 크기 레지스터; 상기 마이크로프로세서의 라이트 신호와 다음의 클럭신호를 조합하여 출력하는 오아 게이트; 및 상기 오아게이트에서 출력되는 다음의 클럭이 “1”이 될때 마다 상기 어드레스 포인터로부터 출력되는 현재의 어드레스번지 보다 하나 큰 어드레스 번지를 지정하는 신호와 상기 세그먼트 크기 레지스터의 출력 신호에 의해 결정된 어드레스번지를 상기 멀티플렉서로 출력하는 세그먼트 어드레스 가산기를 포함한다.The present invention relates to an apparatus for realizing a fixed segmentation of a buffer RAM for improving buffer utilization efficiency by dividing a plurality of address spaces of a RAM used as a buffer in a storage device such as a hard disk driver, A multiplexer for outputting the data of the microprocessor according to an enable signal of the microprocessor, and thereafter selecting and outputting an address address of a selected RAM; An address pointer for loading data of a microprocessor initially output from the multiplexer and then putting the data in an address address of the RAM; A segment size register for determining a segment size; An o gate for outputting a combination of a write signal of the microprocessor and a next clock signal; And a signal designating an address address which is one larger than the current address address output from the address pointer every time the next clock outputted from the gate is " 1 ", and an address address determined by the output signal of the segment size register And a segment address adder for outputting to the multiplexer.

따라서, 상술한 바와 같이 본 발명에 따른 버퍼램의 세그먼테이션의 구현장치는 램의 어드레스 공간을 여러개로 구분함으로써, 버퍼의 사용효율을 증가시키며, 칩으로 구현시 칩의 크기가 작게 되는 효과를 갖는다.Therefore, as described above, the apparatus for realizing the segmentation of the buffer RAM according to the present invention divides the address space of the RAM into several parts, thereby increasing the buffer utilization efficiency and reducing the size of the chip when the chip is implemented.

Description

버퍼램의 고정된 세그먼테이션의 구현장치Implementation of Fixed Segmentation of Buffer RAM

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제5도는 본 발명에 버퍼램 세그먼테이션의 구현장치를 나타낸 전체적인 도면이다, 제6도는 제5도에 도시된 세그먼트 크기 레지스터의 상세 도면이다, 제7도는 제5도에 도시된 세그먼트 어드레스 가산기의 상세도면이다.FIG. 5 is a general diagram showing an apparatus for implementing a buffer RAM segmentation according to the present invention. FIG. 6 is a detailed view of the segment size register shown in FIG. 5, FIG. 7 is a detailed drawing of the segment address adder shown in FIG. to be.

Claims (5)

마이크로프로세서와 연결된 버퍼램의 고정된 세그먼테이션을 구현하는 장치에 있어서, 세그먼트 크기를 결정하는 세그먼트 크기 레지스터; 버퍼램에 인가되는 어드레스와 상기 세그먼트 크기 레지스터의 출력신호에 의해 결정된 어드레스를 출력하는 세그먼트 어드레스 가산기; 초기에는 상기 마이크로프로세서의 인에이블 신호에 의해 상기 마이크로프로세서의 데이터를 출력하고, 이후에는 상기 세그먼트 어드레스 가산기로부터 출력되는 어드레스를 선택하여 출력하는 멀티플렉서; 상기 마이크로프로세서의 라이트 신호와 다음 클럭신호를 조합하여 출력하는 오아 게이트; 및 상기 오아게이트의 출력신호의 제어에 의해 상기 멀티플렉서로부터 출력되는 마이크로프로세서의 데이터 혹은 상기 세그먼트 어드레스 가산기로부터 출력되는 어드레스를 상기 버퍼램의 어드레스로서 출력하는 어드레스 포인터를 포함하는 버퍼램의 고정된 세그먼테이션을 구현하는 장치.An apparatus for implementing fixed segmentation of a buffer RAM coupled to a microprocessor, comprising: a segment size register for determining a segment size; A segment address adder for outputting an address applied to the buffer RAM and an address determined by an output signal of the segment size register; A multiplexer for initially outputting data of the microprocessor by an enable signal of the microprocessor, and thereafter selecting and outputting an address output from the segment address adder; An o gate for outputting a combination of a write signal and a next clock signal of the microprocessor; And an address pointer for outputting, as an address of the buffer RAM, an address output from the microprocessor output from the multiplexer or the address output from the segment address adder under the control of the output signal of the OR gate, Device to implement. 제1항에 있어서, 상기 세그먼트 크기 레지스터는 1개의 인에이블 신호가 2개의 입력신호를 입력하여 4개의 2진출력 코드를 결정하는 디코더부; 및 상기 디코더부로부터 출력된 신호의 조합에 의해 세그먼트의 크기를 결정하는 앤드 게이트부를 포함하는 버퍼램의 고정된 세그먼테이션의 구현장치.2. The apparatus of claim 1, wherein the segment size register comprises: a decoder unit having one enable signal for inputting two input signals to determine four binary output codes; And an AND gate unit for determining a size of a segment by a combination of signals output from the decoder unit. 제2항에 있어서, 상기 앤드게이트부는 세그먼트의 크기를 8k바이트, 16k바이트, 32k바이트, 64k바이트, 126k바이트, 256k바이트 및 512k바이트로 결정하는 버퍼램의 고정된 세그먼테이션을 구현하는 장치.3. The apparatus of claim 2, wherein the AND gate unit implements a fixed segmentation of the buffer RAM that determines the segment size to be 8 kbytes, 16 kbytes, 32 kbytes, 64 kbytes, 126 kbytes, 256 kbytes, and 512 kbytes. 제1항에 있어서, 상기 세그먼트 어드레스 가산기는 1개 이상의 반가산기와, 상기 반가산기의 캐리아웃과 상기 세그먼트 크기 레지스터로부터 출력되는 세그먼트 크기정보를 입력으로 하는 앤드게이트를 추가로 연결하여 상기 반가산기의 캐리아웃의 출력을 제한함으로써, 상위 어드레스 번지가 변하지 않게 고정되게 하는 버퍼램의 고정된 세그먼테이션의 구현장치.The apparatus of claim 1, wherein the segment address adder further comprises at least one half-adder, and an AND gate for receiving carry-out of the half-adder and segment size information output from the segment size register, Thereby limiting the upper address address to remain unchanged by limiting the output, thereby implementing a fixed segmentation of the buffer RAM. 제1항에 있어서, 상기 어드레스 포인터는 상기 오아게이트에서 출력되는 다음의 클럭신호가 1이 될 때마다 상기 어드레스 포인터로부터 출력되는 현재의 어드레스 번지 보다 하나 큰 어드레스 번지를 지정한 신호를 상기 세그먼트 어드레스 가산기에 출력하는 버퍼램의 고정된 세그먼테이션을 구현하는 장치.2. The address adder of claim 1, wherein each time the next clock signal output from the gate is 1, the address pointer designates a signal designating an address address that is one address larger than the current address address output from the address pointer to the segment address adder A device that implements fixed segmentation of the output buffer RAM. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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