KR970067380A - Flash cell memory device - Google Patents

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KR970067380A
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Abstract

본 발명은 에어정정코드(ECC:Error Correction Code)를 이용하여 데이타내의 에러를 체크하고, 이를 정정하여 디바이스의 신뢰성을 향상시킬 수 있는 플래쉬 셀 메모리 디바이스장치에 관한 것으로, 이의 구성은 리드모드와 소거모드, 그리고 프로그램모드가 존재하며, 엔코딩된 데이타와 패리티 체크 비트가 저장된 플래쉬 메모리 셀에 있어서, 상기 플래쉬 메모리 셀의 데이타를 입출력시 비트에러를 검출함과 아울러 이에 대한 정정코드를 발생하는 에러정정코드 발생부를 포함하여 구성함으로써 리던던시 메모리 셀 어레이의 크기를 줄일 수 있고, 데이타 저장기간의 연장과, 플래쉬 메모리 셀에 저장된 데이타의 신뢰성을 크게 향상시킬 수 있으며, 에러정정코드장치의 알고리즘을 어떻게 구현하느냐에 따라 에러검출과 정정할 수 있는 여유를 설계자에게 제공함과 아울러 칩의 크기와 에러정정능력 사이의트레이드 오프(trade-off)를 설계자에게 제공하는 효과가 있게 된다.The present invention relates to a flash memory device capable of checking errors in data using an error correction code (ECC) and correcting the errors, thereby improving the reliability of the device. Mode and a program mode. The flash memory cell stores encoded data and parity-check bits. The flash memory cell includes an error correction code for detecting a bit error at the time of inputting and outputting data of the flash memory cell, The size of the redundancy memory cell array can be reduced, the data storage period can be extended, and the reliability of the data stored in the flash memory cell can be greatly improved. According to how the algorithm of the error correction code device is implemented Allows designers the margin of error detection and correction And provides a designer with a trade-off between the chip size and the error correction capability.

Description

플레쉬 셀 메모리 디바이스 장치Flash cell memory device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제1도는 본 발명의 플레쉬 셀 메모리 디바이스 장치의 블럭도, 제2도는 제1도 에러정정코드 발생부의 내부 블럭도, 제3도는 제2도 에러정정코드 제어부의 내부 블럭도.FIG. 1 is a block diagram of a flash cell memory device of the present invention; FIG. 2 is an internal block diagram of an error correcting code generating section of FIG. 1; FIG. 3 is an internal block diagram of an error correcting code control section;

Claims (3)

입력되는 열, 횡, 그리고 섹터데이타를 일시 저장하는 버퍼(100,230,130)와, 상기 버퍼(100,230,130)의 출력을 디코딩하기에 적당한 형태로 전치리하는 프리디코더911,240,1400와, 상기 프리디코더(110,240,140)의 출력을 인가받아 디코딩하여 플래쉬메모리 셀(250-1,250-2)의 데이타를 지정하는 각 어드레스를 발생하는 디코더(120-1,120-2,240)와, 엔코딩된 데이타와 패리티 비트를 저장하고 있는 산기 플래쉬 메모리셀(250-1,250-2)과, 상기 플래쉬 메모리 셀(250-1,250-2)의 데이타를 읽어내기 위한 센스증폭부(220)와, 리드, 소거, 그리고 프로그램 알고리즘을 제어하기 위한 제어부(180)와, 상기 제어부(180)의 알고리즘을 구현하기 위한 모드 제어부(190)와, 상기 모드 제어부(190)에 의해 소거 또는 프리그래밍시에 상기 플래쉬 메모리 셀(250-1,250-2)의 워드라인과 비트라인, 그리고 기타 게이트에 고전압을 인가하기 위한 고전압 발생부(200)와, 상기 플래쉬 메모리 셀(250-1,250-2)에 리드 또는 라이트하기 위한 데이타를 입출력하는 입력버퍼 및 출력버퍼(160,170)와, 상기 플래쉬 메모리 셀(250-1,250-2)의 데이타를 입출력시 비트에러를 검출함과 아울러 이에 대한 정정코드를 발생하는 에러정정코드 발생부(210)로 구성하여 된 것을 특징으로 하는 플레쉬 셀 메모리 디바이스 장치.130, and 130, pre-decoders 911, 240, and 1400 for pre-decoding the outputs of the buffers 100, 230, and 130, and pre-decoders 911, (120-1, 120-2, 240) for generating an address for designating data of the flash memory cells (250-1, 250-2) by receiving and decoding the output of the flash memory cell A sense amplifying unit 220 for reading data of the flash memory cells 250-1 and 250-2, a control unit 180 for controlling read, erase, and program algorithms, A mode control unit 190 for implementing the algorithm of the control unit 180 and a control unit 190 for controlling the word line and the bit line of the flash memory cells 250-1 and 250-2 at the time of erasing or pre- , And other An input buffer and output buffers 160 and 170 for inputting / outputting data for reading / writing data to / from the flash memory cells 250-1 and 250-2, a high voltage generating unit 200 for applying a high voltage to the flash memory cells 250-1 and 250-2, And an error correcting code generator (210) for detecting a bit error at the time of inputting and outputting the data of the memory cells (250-1, 250-2) and generating a correcting code therefor. 제1항에 있어서, 에러정정코드 발생부(210)는 입력되는 데이타에 해당하는 패리티 체크 비트를 발생하여 이를 부가하는 패리티 체크 비트 발생부(211)와, 플래쉬 메모리 셀(250-1,250-2)의 패리티 비트 데이타를 인가받아 에러의 발생유무를 체크하고 이를 정정하는 에러정정코드 디코더(213)와, 임의의 데이타에 관한 에러정정 동작 횟수를 카운트하기 위한 에러정정코드 카운터(214)와, 상기 각 부의 에러정정 기능을 총괄 제어하는 에러정정코드 제어부(212)로 구성하여 된 것을 특징으로 하는 플레쉬 셀 메모리 디바이스 장치.2. The apparatus of claim 1, wherein the error correction code generator comprises: a parity check bit generator for generating a parity-check bit corresponding to input data, An error correction code decoder 214 for counting the number of times of error correction operations on the arbitrary data, and an error correction code counter 214 for counting the number of error correction operations for any data, And an error correction code control unit (212) for collectively controlling the error correction function of the sector. 제2항에 있어서, 에러정정코드 제어부(210)는 입력되는 데이타를 임시 저장하기 위한 레지스터부(212-1)와, 입력데이타와 출력데이타를 비교하기 위한 비교부(212-2)와, 카운터의 반복수행 횟수를 제한하는 카운터 리미트부(212-4)와, 에러정정코드를 총괄적으로 제어하기 위한 상태 머신부(212-3)로 구성하여 된 것을 특징으로 하는 플레쉬 셀 메모리 디바이스 장치.The error correction code control unit according to claim 2, wherein the error correction code control unit (210) comprises: a register unit (212-1) for temporarily storing input data; a comparison unit (212-2) for comparing input data and output data; And a state machine unit (212-3) for controlling the error correction code as a whole. The flash memory cell device according to claim 1, ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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