Claims (8)
입력되는 칼라 캐리어 클럭(Color Carrier Clock)(FSIG)을 체배하는 체배기(1), 상기 체배기(1)의 출력 신호를 위상 보정하는 위상 보정기(2), 입력되는 합성 동기 신호(Composite Sync Signal)(CSYN)가 하이 레벨(High Level)인 구간 동안 상기 위상 보정기(2)로 부터 출력되는 신호를 카운팅하여 상기 위상 보정기(2)로 부터 출력되는 신호가 일정갯수 이상인 경우 정극성 동기 검출 신호(TP)를 출력하는 카운팅부(3), 및 상기 카운팅부(3)로 부터 출력되는 정극성 동기 검출 신호(TP)와 상기 합성 동기 신호(CSYN)를 논리곱하여 정극성 합성 동기 신호(OK)를 출력하는 제1 앤드 게이트(4)를 포함하여 구성되는 것을 특징으로 하는 정극성 동기 검출기.A multiplier 1 for multiplying an input Color Carrier Clock (FSIG), a phase compensator 2 for phase correcting an output signal of the multiplier 1, a composite sync signal input ( When the signal output from the phase corrector 2 is counted by a counting signal output from the phase corrector 2 during a period where CSYN is a high level, the positive sync detection signal TP A counting unit 3 for outputting a signal and a positive synchronizing detection signal TP output from the counting unit 3 and the synthesis synchronizing signal CSYN, and outputting a positive synthesis synchronizing signal OK. And a first end gate (4).
제1항에 있어서, 상기 칼라 캐리어 클럭(FSIG)은 3MHz 내지 5MHz의 주파수로 이루어지는 것을 특징으로 하는 정극성 동기 검출기.2. The positive polarity synchronous detector of claim 1, wherein the color carrier clock (FSIG) comprises a frequency of 3 MHz to 5 MHz.
제1항에 있어서, 상기 카운팅부(3)는 입력되는 합성 동기 신호(Composite Sync Signal)(CSYN)가 하이 레벨(High Level)인 구간 동안 상기 위상 보정기(2)로 부터 출력되는 신호를 카운팅하여 상기 위상 보정기(2)로 부터 출력되는 신호가 24개 이상인 경우 정극성 동기 검출 신호(TP)를 출력하는 것을 특징으로 하는 정극성 동기 검출기.The method of claim 1, wherein the counting unit 3 counts a signal output from the phase corrector 2 during a period in which a composite sync signal CSYN is input at a high level. And a positive synchronous detection signal (TP) when the number of signals output from the phase corrector (2) is 24 or more.
제3항에 있어서, 상기 합성 동기 신호(CSYN)와 입력되는 전원 리셋 신호(RET)를 입력으로 하여 상기 카운팅부(3)로 리셋 신호(RESET)를 출력하는 리셋부(5)를 더 포함하여 구성되는 것을 특징으로 하는 정극성 동기 검출기.[4] The apparatus of claim 3, further comprising a reset unit (5) for outputting a reset signal (RESET) to the counting unit (3) by inputting the combined synchronizing signal (CSYN) and the input power reset signal (RET). And a positive polarity synchronous detector.
제4항에 있어서, 상기 리셋부(5)는 상기 합성 동기 신호(CSYN)와 입력 되는 전원 리셋 신호(RET)를 부정 논리곱하는 제2 앤드 게이트(13), 및 상기 앤드 게이트(13)의 출력을 반전시켜 상기 카운팅부(3)로 리셋 신호(RESET)를 출력하는 인버터(14)를 포함하여 구성되는 것을 특징으로 하는 정극성 동기 검출기.The output circuit of claim 4, wherein the reset unit 5 negatively multiplies the composite synchronizing signal CSYN with an input power reset signal RET. And an inverter (14) for inverting and outputting a reset signal (RESET) to the counting unit (3).
제4항에 있어서, 상기 카운팅부(3)는 상기 위상 보정기(2)로 부터 출력되는 신호를 일입력으로 하는 제2 앤드 게이트(7), 상기 리셋부(5)로 부터 출력되는 리셋 신호(RESET)에 따라 리셋되고 상기 제2 앤드 게이트(7)의 출력을 클럭 입력으로 하는 제1 D플립플롭(8), 상기 리셋부(5)로 부터 출력되는 리셋 신호(RESET)에 따라 리셋되고 상기 제1 D플립플롭(8)의 반전 출력(QN2)을 클럭 입력으로 하는 제2 D플립플롭(9), 상기 리셋부(5)로 부터 출력되는 리셋 신호(RESET)에 따라 리셋되고 상기 제2 D플립플롭(9)의 반전 출력(QN3)을 클럭 입력으로 하는 제3 D플립플롭(10), 상기 리셋부(5)로 부터 출력되는 리셋 신호(RESET)에 따라 리셋되고 상기 제3 D플립플롭(10)의 반전 출력(QN4)을 클럭 입력으로 하는 제4 D플립플롭(11), 상기 리셋부(5)로 부터 출력되는 리셋 신호(RESET)에 따라 리셋되고 상기 제4 D플립플롭(11)의 반전 출력(QN5)을 클럭 입력으로 하는 제5 D플립플롭(12), 및 상기 제4 및 제5 D플립플롭(11, 12)의 출력(Q5, Q6)을 부정 논리곱하여 정극성 동기 검출 신호(TP)를 발생하여 상기 제2 앤드 게이트(7)의 타입력으로 출력하는 낸드 게이트(6)를 포함하여 구성되는 것을 특징으로 하는 정극성 동기 검출기.5. The counting unit (3) according to claim 4, wherein the counting unit (3) includes a second and gate (7) having a signal input from the phase corrector (2) as one input, and a reset signal (output) from the reset unit (5). RESET) and reset according to a reset signal RESET output from the reset unit 5 and the first D flip-flop 8 that uses the output of the second AND gate 7 as a clock input. A second D flip-flop 9 having the inverted output QN2 of the first D flip-flop 8 as a clock input, and reset according to a reset signal RESET output from the reset unit 5; The third D flip-flop 10 having the inverted output QN3 of the D flip-flop 9 as a clock input, and is reset in accordance with the reset signal RESET output from the reset unit 5 and the third D flip-flop. The fourth D flip-flop 11 having the inverted output QN4 of the flop 10 as a clock input and a reset signal RESET output from the reset unit 5 are reset. A fifth D flip-flop 12 whose clock output is the inverted output QN5 of the fourth D flip-flop 11, and outputs Q5 and Q6 of the fourth and fifth D flip-flops 11 and 12. ) NAND gate (6) to generate a positive sync detection signal (TP) by the negative logic multiplication, and to output the positive sync detection signal (TP) by the type force of the second and gate (7).
제1항에 있어서, 상기 체배기(1)는 입력되는 칼라 캐리어 클럭(Color Carrier Clock)(FSIG)을 버퍼링하는 버퍼(15), 및 상기 버퍼(15)의 출력과 칼라 캐리어 클럭(FSIG)을 배타적 부정 논리합하여 상기 위상 보정기(2)로 출력하는 배타적 노아 게이트(16)를 포함하여 구성되는 것을 특징으로 하는 정극성 동기 검출기.The multiplier (1) according to claim 1, wherein the multiplier (1) exclusively buffers an input color carrier clock (FSIG), and an output of the buffer 15 and a color carrier clock (FSIG). And a negative NOR gate (16) outputted to the phase corrector (2) by a negative logic sum.
제1항에 있어서, 상기 위상 보정기(2)는 상기 체배기(1)의 출력 신호를 클럭 입력으로 하고 반전 출력(QN1)을 데이타 입력으로 하고 출력(Q1)을 상기 카운팅부(3)로 출력하는 D플립플롭(17)을 포함하여 구성되는 것을 특징으로 하는 정극성 동기 검출기.The phase corrector (2) according to claim 1, wherein the phase corrector (2) outputs the output signal of the multiplier (1) as a clock input, the inverted output (QN1) as a data input, and outputs the output (Q1) to the counting unit (3). And a D flip-flop (17).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.