Claims (7)
팔모드에서는 H의 주기를 갖고, 메세캄 모드에서는 2H의 주기를 가지며 아날로그 방식의 팔/메세캄 판별회로로부터 출력되는 팔/메세캄 신호와, 1필드기간의 주기를 갖는 수직 동기신호와, 및 1H의 주기를 갖는 수평 동기 신호를 입력하여 디지탈 형태로 팔/메세캄 판별신호를 출력하는 디지탈 방식의 팔/메세캄 판별회로에 있어서, 상기 수평 동기 신호를 입력하고, 상기 팔/메세캄 신호에 응답하여 제1레벨의 신호 또는 2H의 주기를 갖는 펄스를 출력하는 제1카운팅 수단; 상기 제1카운팅 수단의 출력을 입력하여 각 모드에 따라 제2레벨의 신호를 출력하거나 또는 상기 제1카운팅 수단의 출력신호가 소정수 입력되면 기준 리셋 신호가 제1레벨이 될때까지 제1레벨의 신호를 출력하는 제2카운팅 수단; 상기 수평 동기 신호에 응답하여 상기 수직 동기 신호를 입력하고, 상기 수직 동기 신호의 후단 및 전단 엣지부에서 각각 상기 1H만큼 제1레벨이고, 상기 1필드기간의 주기를 갖는 상기 기준 리셋 신호 및 기준 클럭신호를 출력하는 기준 신호 생성수단; 및 상기 제2카운텅 수단의 출력을 입력하고, 상기 기준 클럭신호에 응답하여 팔모드에서 제1레벨이고, 메세캄 모드에서 제1레벨인 상기 팔/메세캄 판별신호를 출력하는 래치수단을 구비하는 것을 특징으로 하는 디지탈 형태의 팔/메세캄 판별회로.An arm / meccam signal outputted from an analog arm / meccam discrimination circuit having a period of H in the arm mode and a period of 2H in the mesekham mode, a vertical synchronization signal having a period of one field period, and A digital arm / meccam discrimination circuit for inputting a horizontal sync signal having a period of 1H and outputting an arm / meccam discrimination signal in a digital form, wherein the horizontal sync signal is inputted to the arm / meccam signal. First counting means in response to outputting a signal of a first level or a pulse having a period of 2H; When the output of the first counting means is input to output a second level signal according to each mode, or when a predetermined number of output signals of the first counting means are input, the first reset means reaches the first level until the reference reset signal reaches the first level. Second counting means for outputting a signal; The reference reset signal and a reference clock input the vertical synchronization signal in response to the horizontal synchronization signal, and each of the first and second edge portions of the vertical synchronization signal is the first level by 1H and has a period of the one field period; Reference signal generating means for outputting a signal; And latch means for inputting an output of the second counting means and outputting the arm / meccam discrimination signal at a first level in the arm mode and a first level in the mescam mode in response to the reference clock signal. A digital arm / mescam discrimination circuit, characterized in that.
제1항에 있어서, 상기 기준 신호 생성수단은 상기 수평 동기 신호를 입력하여 소정시간 지연하고, 이에 응답하여 입력한 상기 수직 동기 신호의 후단 엣지부에서 상기 기준 리셋 신호를 출력하는 제1기준 신호 생성수단; 및 상기 수평 동기 신호를 입력하여 상기 소정시간 지연하고 이에 응답하여 입력한 상기 수직 동기 신호의 선단 엣지부에서 상기 기준 클럭 신호를 출력하는 제2기준 신호 생성수단을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.The method of claim 1, wherein the reference signal generating means inputs the horizontal synchronization signal to delay a predetermined time, and generates a first reference signal for outputting the reference reset signal at a trailing edge of the vertical synchronization signal input in response thereto. Way; And second reference signal generation means for inputting the horizontal synchronization signal to delay the predetermined time and outputting the reference clock signal at the leading edge portion of the vertical synchronization signal input in response thereto. Arm / Messcam discrimination circuit.
제1항에 있어서, 상기 제1카운팅 수단은 상기 수평 동기 신호를 클럭입력으로 하고, 상기 팔/메세캄 신호를 클리어 입력으로 하는 제1T플립플롭; 및 상기 제1T플립플롭의 정출력을 클럭입력으로 하고, 상기 팔/메세캄 신호를 클리어 입력으로 하여 정출력을 상기 제2카운팅 수단으로 출력하는 제2T플립플롭을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.2. The apparatus of claim 1, wherein the first counting means comprises: a first T flip-flop that uses the horizontal sync signal as a clock input and the arm / mescam signal as a clear input; And a second T flip flop for outputting the positive output to the second counting means with the positive output of the first T flip-flop as the clock input and the arm / mescam signal as the clear input. Arm / Messcam discrimination circuit.
제1항에 있어서, 상기 제2카운팅 수단은 상기 제1카운팅 수단의 출력과 상기 제2카운팅 수단의 출력을 반전 논리곱하는 제1반전 논리곱; 상기 제1반전 논리곱의 출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제3T플립플롭; 상기 제3T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제4T플립플롭;상기 제4T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제5T플립플롭; 상기 제5T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하는 제6T플립플롭; 및 상기 제6T플립플롭의 정출력을 클럭입력으로 하고, 상기 기준 리셋 신호를 클리어 입력으로 하여 부출력을 상기 제1반전 논리곱 및 상기 래치수단으로 출력하는 제7T플립플롭을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.2. The apparatus of claim 1, wherein the second counting means comprises: a first inverted AND that inverts and outputs the output of the first counting means and the output of the second counting means; A third T flip-flop that uses the output of the first inversion logical product as a clock input and uses the reference reset signal as a clear input; A fourth T flip flop for outputting the third T flip-flop as a clock input and the reference reset signal as a clear input; the fourth T flip flop as a clock input, and the reference reset signal to a clear input A fifth T flip-flop; A sixth T flip-flop that has a positive output of the fifth T flip-flop as a clock input and the reference reset signal as a clear input; And a seventh T flip-flop for outputting the negative output to the first inverted AND and the latch means with the positive output of the sixth T flip-flop as a clock input and the reference reset signal as a clear input. Arm / messcam discrimination circuit of digital system to say.
제2항에 있어서, 상기 제1기준 신호 생성수단은 상기 수직 동기신호를 반전하는 제1인버터; 상기 제1인버터의 출력을 데이타 입력으로 하고, 상기 소정 시간 지연된 상기 수평 동기 신호를 클럭입력으로 하는 제1D플립플롭; 소정시간 지연된 상기 수평 동기 신호를 클럭입력으로 하고, 상기 제1D플립플롭의 정출력을 데이타 입력으로 하는 제2D플립플롭; 및 상기 제1D플립플롭의 정출력 및 상기 제2D플립플롭의 부출력을 반전 논리곱하여 상기 기준 리셋신호로서 출력하는 제2반전 논리곱을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.3. The apparatus of claim 2, wherein the first reference signal generating means comprises: a first inverter for inverting the vertical synchronization signal; A first D flip-flop that uses the output of the first inverter as a data input and uses the horizontal synchronization signal delayed by the predetermined time as a clock input; A second D flip-flop that uses the horizontal synchronizing signal delayed by a predetermined time as a clock input and uses a constant output of the first D flip-flop as a data input; And a second inversion AND product that inverts and outputs the positive output of the first D flip-flop and the negative output of the second D flip-flop to output the reference reset signal as the reference reset signal.
제2항에 있어서, 상기 제2기준 신호 생성수단은 상기 수직 동기 신호를 데이타 입력으로 하고, 소정 시간 지연된 상기 수평 동기 신호를 클럭입력으로 하는 제3D플립플롭; 상기 제3D플립플롭의 정출력을 데이타 입력으로 하고, 소정시간 지연된 상기 수평 동기 신호를 클럭입력으로 하는 제4D플립플롭; 및 상기 제3D플립플롭의 정출력 및 상기 제4D플립플롭의 부출력을 반전 논리곱하여 출력하는 제3반전 논리곱을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.3. The apparatus of claim 2, wherein the second reference signal generating means comprises: a 3D flip-flop for inputting the vertical synchronization signal as a data input and for inputting the horizontal synchronization signal delayed by a predetermined time as a clock input; A fourth 4D flip-flop that uses the output of the third 3D flip-flop as a data input and uses the horizontal synchronization signal delayed by a predetermined time as a clock input; And a third inversion AND product that inverts and outputs the positive output of the 3D flip-flop and the negative output of the 4D flip-flop.
제1항에 있어서, 상기 래치수단은 상기 제2카운팅 수단의 출력을 데이타 입력으로 하고, 상기 기준 클럭신호를 클럭입력으로 하여 부출력으로 상기 팔/메세캄 판별신호를 출력하는 제5D플립플롭을 구비하는 것을 특징으로 하는 디지탈 방식의 팔/메세캄 판별회로.The 5D flip-flop according to claim 1, wherein the latching means is configured to output a fifth / flop flop for outputting the arm / meccam discrimination signal as a negative output using the output of the second counting means as a data input and the reference clock signal as a clock input. A digital arm / meccam discrimination circuit, characterized in that it is provided.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.